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J-GLOBAL ID：201702210927164282   整理番号：17A1570584

速度増強のための二重DACアーキテクチャを用いた10ビット400MS/s非同期SARA DC【Powered by NICT】

A 10-bit 400 MS/s asynchronous SAR ADC using dual-DAC architecture for speed enhancement

著者 (2件)： Fan Qingjun (Department of Electrical and Computer Engineering, University of Houston, Houston, TX 77004, USA) ,  Chen Jinghong (Department of Electrical and Computer Engineering, University of Houston, Houston, TX 77004, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 583-586  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,高速で電力効率の良い逐次近似レジスタ(SAR)AD変換器(ADC)を提示した。二重DACアーキテクチャは,最悪の論理遅延を減少させることにより転化率を強化するために提案であり,各変換サイクルに必要な時間。1ビット冗長性は二つのDACs間の不整合に起因する決定誤差を吸収するとDAC沈降要求を緩和するために導入した。さらに,添加のみディジタル誤り訂正技術は,非2進符号を変換二値に利用されている。10ビットSARA DCは28nm FDSOI CMOS技術で設計した。A DCは,ナイキスト入力周波数で59.69dBの信号対雑音プラス歪み比(SNDR)を達成し,400MS/sの1.0V電源から1.53mWを消費した。得られた性能指数(FOM)は4.86fJ/conv-ステップである。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電力効率 ,  転化率 ,  ディジタル方式 ,  逐次近似 ,  冗長性 ,  *計算機アーキテクチャ ,  性能指数 ,  誤り訂正 ,  レジスタ ,  不整合 ,  高速度 ,  AD変換器 ,  雑音
準シソーラス用語： SNDR ,  バイナリコード , 【Automatic Indexing@JST】

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (6件)： 増強 ,  DAC ,  アーキテクチャ ,  非同期 ,  SARA ,  DC