抄録/ポイント：
抄録/ポイント
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DRAMスケーラビリティに主負荷は漏れと電荷貯蔵制約がある。相変化メモリ(PCM)は競合的不揮発性メモリのDRAMの代替のための有望な候補として知られている。しかし,この記憶は限定された書込耐性による低細胞信頼性に悩まされている。この問題は,’0’または’1’のいずれかで付着した恒久的にいくつかのメモリセルにつながる可能性がある。,ロバストな誤り回復方式はこの問題を克服し,ハードエラーからの回復が必要である。最新解を線路間または内ラインレベルでの誤り訂正と回復技術を適用した。正確に,予備(線路間準位スキーム)に再マッピング失敗線あるいはデータブロック分割とビット反転回路組込み方式(内ラインレベルスキームにおける)を用いてPCM耐久性を向上させることができる。後者の技術が有効であるが,データブロックと異なるグループを横断した故障を広がるの適切な分割が必要である。本論文では,いくつかのグループにデータブロックを分割し,分割当たりマルチビット縮退故障を効率的に回収静的新しい内ラインレベル方式を提案し,評価した。失敗した細胞の存在で保存されたデータの機会を増加させるためにこの方法は簡単なシフト機構の利点から利益を得た。マルチスレッド作業負荷の評価結果は,回収可能な故障の数の増加と既存の技術に比較して寿命の改善を示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
