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J-GLOBAL ID：201702217881940292   整理番号：17A1833656

エネルギーを低減した大型ハイブリッドキャッシュの新しいアーキテクチャ【Powered by NICT】

A Novel Architecture of Large Hybrid Cache With Reduced Energy

著者 (2件)： He Jiacong (Department of Electrical Engineering, The University of Texas at Dallas, Richardson, TX, USA) ,  Callenes-Sloan Joseph (Department of Electrical Engineering, The University of Texas at Dallas, Richardson, TX, USA)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 64  号： 12  ページ： 3092-3102  発行年： 2017年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 大ダイスタッキングダイナミックランダムアクセスメモリ(DRAM)キャッシュを用いた場合のエネルギーは避けられない課題となっている。新たなスピン移動トルクRAM(STT RAM)技術が,大規模キャッシュの静的エネルギーを効果的に減少させることができるが,STT-RAMの高い書き込みエネルギーによるDRAMキャッシュを完全に置き換えることはできない。最近,研究者は,列バッファで書かれた多くの冗長ビットと無益なビットSTT-RAM細胞に書かれた細胞の値を変化させるが,コスト高書込みエネルギーしないであることを観測した。本論文では,まず,DRAMキャッシュの高い静的エネルギーを低減するために,DRAM領域とSTT-RAM領域と大きなハイブリッドキャッシュアーキテクチャを設計した。選択的書込み列緩衝液と選択的書込みにセルアレイ最適化には不必要なビット書き込みを除去することにより,STT-RAM領域の高い書き込みエネルギーを低減するために提案した。さらに,STT-RAM領域における書込処理を減らすために再利用距離配向データ移動を提案した。最後に,すべてのタグ配列を移動STT-RAM領域にによるハイブリッドキャッシュのための新しいタグ設計を提案した。SPEC CPU2006ベンチマークは平均28.3%のエネルギー低減と書き込み最適化のための6.7%の性能向上と提案したタグ設計のための周期高速当たり7.3%の省エネルギーおよび27.5%を示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 再利用 ,  高速度 ,  省エネルギー ,  *計算機アーキテクチャ ,  DRAM ,  最適化 ,  ベンチマーク ,  *キャッシュメモリ
準シソーラス用語： セルアレイ ,  スピントルク , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： エネルギー ,  大型 ,  キャッシュ ,  アーキテクチャ