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J-GLOBAL ID：201702219832380853   整理番号：17A1649851

画像システムを用いたFPGA上での面積効率のよい並列フィルタの設計と実装【Powered by NICT】

Design and implementation of area efficient 2-parallel filter on FPGA using image system

著者 (2件)： Phimu L Kholee (Electronics and Communication Engineering, National Institute of Technology Manipur, Imphal, India) ,  Kumar Manoj (Electronics and Communication Engineering, National Institute of Technology Manipur, Imphal, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IICIRES  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 並列FIRフィルタは,各種ディジタル信号処理(DSP)のフィルタの中で広く用いられている。VHDLを用いた面積効率の良い2並列FIRフィルタの設計と画像システムを用いたFPGAへの実装を示した。詳細面積効率の良い2並列FIRディジタルフィルタの基本ブロックを与えた。本論文で提案した2並列ディジタルFIRフィルタと面積効率の良い2並列FIRフィルタについて解説した。Xilinx14.2を用いたそのシミュレーションについても考察した。Xilinx14.2Spartan3eスタータボードXC3S500Eチップとその結果に及ぼす一次2並列フィルタと面積効率の良い2並列のFPGA実装を提示した。乗算器と比較した時,加算器は,シリコン面積の少ない量であるので,乗数を並列FIRフィルタの面積と遅延を減少させるために加算器に置き換えられる。Xilinx ISE14.2はフィルタの設計をシミュレートするのに使用される。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 乗算器 ,  ケイ素 ,  FIRフィルタ ,  ディジタル方式 ,  VHDL ,  *フィルタ ,  *FPGA ,  加算器
準シソーラス用語： FPGA実装 ,  ディジタル信号処理 ,  *面積効率 ,  *イメージングシステム , 【Automatic Indexing@JST】

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 画像システム ,  FPGA ,  面積効率 ,  設計 ,  実装