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J-GLOBAL ID：201702222318699309   整理番号：17A1961610

十進演算のハードウェア実現のための最適化再構成可能アーキテクチャ【Powered by NICT】

An optimized reconfigurable architecture for hardware implementation of decimal arithmetic

著者 (2件)： Emami Samaneh (Computer Engineering and Information Technology Department, Amirkabir University of Technology, Tehran, Iran) ,  Sedighi Mehdi (Computer Engineering and Information Technology Department, Amirkabir University of Technology, Tehran, Iran)
資料名： Computers and Electrical Engineering  (Computers and Electrical Engineering)
巻： 63  ページ： 18-29  発行年： 2017年 
JST資料番号： D0546B  ISSN： 0045-7906  CODEN： CPEEBQ  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 10進演算のハードウェアとソフトウェア実装化が,2進算術の限界を克服するために近年再び姿を現した。伝統的に,10進演算ユニットは特定用途向けハードウェアモジュールとして設計した。しかし,再構成可能な構造上の十進算術演算の設計と実装に向けた新たな傾向である。本論文では,10進算術演算の高性能実現のための,すなわちDARA,再構成可能アーキテクチャを提案することにより,この傾向に寄与している。いくつかの基本的な10進算術演算はDARAに実装し,続いて合成した。結果は,DARAは26%の遅延オーバヘッドと同じ操作のASIC実装に比べて平均面積オーバヘッド54%であることを示した。同時に,それらの基本動作を最近の商用FPGA上に実装された場合,DARAはほぼ4と9の因子による遅延と面積の点で市販の装置を凌駕し,それぞれ持つであろう。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： *計算機アーキテクチャ ,  ASIC ,  FPGA ,  *最適化 ,  *演算 ,  ソフトウェア ,  *ハードウェア
準シソーラス用語： *再構成可能性 ,  ALU【プロセッサ】 ,  算数 ,  *リコンフィギャラブルアーキテクチャ , 【Automatic Indexing@JST】

著者キーワード (4件)： 計算機算術 ,  十進演算 ,  粗粒度アーキテクチャ ,  再構成可能なハードウエア

分類 (3件)： 計算機網  (JC03000K) ,  ディジタルフィルタ  (NC04022Z) ,  電話・データ通信・交換一般  (ND11010T)

タイトルに関連する用語 (3件)： ハードウェア ,  最適化 ,  再構成可能アーキテクチャ