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J-GLOBAL ID：201702222586897606   整理番号：17A1942844

マルチコアプロセッサの効率的な設計検証に向けたプロセッサシミュレータの並列化

著者 (4件)： 萱室高樹 (三重大 大学院工学研究科) ,  佐々木敬泰 (三重大 大学院工学研究科) ,  深澤祐樹 (三重大 大学院工学研究科) ,  近藤利夫 (三重大 大学院工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 278(CPSY2017 40-49)  ページ： 53-58  発行年： 2017年10月31日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 一般にプロセッサ設計では,HDLシミュレーションを用いて設計,動作検証を行うが高速ではない。これは,C++ベースの高速な機能シミュレータで関心領域(Region of Interest:ROI)の直前まで実行し,HDLシミュレータでROIのみ実行することで実行時間を削減できる。しかし,マルチコアプロセッサの設計に対しては,機能シミュレータの実行時間がコア数に比例し増加するため,このような手法を用いても検証時間が長い問題がある。高速な並列プロセッサシミュレータもいくつか提案されているが,従来シミュレータの多くは試行毎にタイミングが変化し,ROIの振る舞いが変化するため,プロセッサ検証には適さない。そこで,本研究では,再現性を持つ並列シミュレーション手法を提案し実装,評価を行う。評価結果から,提案手法は最大7倍の高速化を再現性を両立した上で実現した。(著者抄録)

シソーラス用語： *マイクロプロセッサ ,  検証 ,  シミュレータ ,  再現性 ,  高速化 ,  マルチスレッド ,  *計算機シミュレーション ,  非同期状態 ,  接続 ,  CAD【計算機】 ,  *ハードウェア設計
準シソーラス用語： *マルチコアプロセッサ ,  メモリアクセス ,  設計検証 ,  同期外れ ,  *並列シミュレーション ,  *計算機設計

分類 (2件)： 汎用演算制御装置  (JC04020N) ,  CAD,CAM  (JE10000A)

引用文献 (20件)：

• T. Nakabayashi, et. al.: “Co-simulation framework for streamlining microprocessor development on standard ASIC design flow”, ASP-DAC2013, pp. 400-405, January, 2014.
• K. Kayamuro, et al.: “A Rapid Verification Framework for Developing Multi-core Processor”, CANDAR'16, pp. 384-394, November, 2016.
• T. Okamoto, et. al.: “Detail Design and Evaluation of Fab-Cache”, CANDAR'14, pp. 591-595, December, 2014.
• N. K. Choudhary, et. al.: “FabScalar: Composing Synthesizable RTL Designs of Arbitrary Cores within a Canonical Superscalar Template”, ISCA-38, pp. 11-22, June, 2011.
• T. Okamoto, et. al.: “FabCache: Cache Design Automation for Heterogeneous Multi-core Processors”, CANDAR'13, pp. 602-606, December, 2013.

タイトルに関連する用語 (5件)： マルチコアプロセッサ ,  設計検証 ,  プロセッサ ,  シミュレータ ,  並列化