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J-GLOBAL ID：201702222898961197   整理番号：17A1036134

(CUA)アレイ下の消去を可能にするCMOSのための3DNAND GIDL支援ボディバイアスアーキテクチャ【Powered by NICT】

3DNAND GIDL-Assisted Body Biasing for Erase Enabling CMOS under Array (CUA) Architecture

著者 (20件)： Caillat Christian ,  Beaman Kevin ,  Bicksler Andrew ,  Camozzi Elisa ,  Ghilardi Tecla ,  Huang Guangyu ,  Liu Haitao ,  Liu Yifen ,  Mao Duo ,  Mujumdar Salil ,  Righetti Niccolo ,  Ulrich Matt ,  Venkatasubramanian Chandru ,  Yang Xiangyu ,  Goda Akira ,  Gowda Srivardhan ,  Mebrahtu Henok ,  Sanda Hiroyuki ,  Yuwen Yu ,  Koval Randy
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IMW  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 3DNANDフラッシュCMOSでアレイアーキテクチャを可能にする必須技術である,消去のためのゲート誘導ドレイン漏れ(GIDL)支援ボディバイアスを広範囲に研究し,高速,信頼性のある消去動作を達成するために最適化することに成功した。最良消去有効性と可変性制御を確保するGIDL支援ボディバイアスとGIDL最適化法の主要な特徴をレビューした。最後に,プログラム/「Eraseサイクルにわたってセレクタゲート素子の優れた信頼性を実証し,この方法の信頼性を証明した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 高速度 ,  *CMOS ,  信頼性 ,  最適化
準シソーラス用語： *基板バイアス , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： アレイ ,  消去 ,  CMOS ,  GIDL ,  支援 ,  ボディバイアス ,  アーキテクチャ