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J-GLOBAL ID：201702224373534612   整理番号：17A1391392

デュアルクロック多重行列共有バッファ【Powered by NICT】

A Dual-Clock Multiple-Queue Shared Buffer

著者 (4件)： Psarras Anastasios (Electrical and Computer Engineering Department, Democritus University of Thrace, Xanthi, Greece) ,  Paschou Michalis (Electrical and Computer Engineering Department, Democritus University of Thrace, Xanthi, Greece) ,  Nicopoulos Chrysostomos (Electrical and Computer Engineering Department, University of Cyprus, Nicosia, Cyprus) ,  Dimitrakopoulos Giorgos (Electrical and Computer Engineering Department, Democritus University of Thrace, Xanthi, Greece)
資料名： IEEE Transactions on Computers  (IEEE Transactions on Computers)
巻： 66  号： 10  ページ： 1809-1815  発行年： 2017年 
JST資料番号： C0233A  ISSN： 0018-9340  CODEN： ICTOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 複数並列待ち行列は,現代のディジタルシステムで広く使用されている汎用ハードウェアデータ構造である。最大スケーラビリティを達成するために,複数の待ち行列が種々の活性待ち行列へのバッファ空間を割り当てることを動的に割り当てられた共有バッファのトップ,linked-list組織に基づいて構築した。本研究では,異なるクロック領域で動作するためにそれらの読取と書込ポートを可能にする動的に割り当てられた多重待ち行列共有バッファに焦点を当てた。提案,二重クロック共有バッファ非同期クロック領域と待ち行列(緩衝)を横切る信号同期のタスクを,共通のハードウェアモジュールの密結合組織に従った。他の最先端の,二重クロック多重待ち行列設計と比較した場合,新しいアーキテクチャを実質的に低コスト実装できることを示した。具体的には,最大55%のハードウェア面積節約が達成され,全スループット運転を支援する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： ディジタル系 ,  ポート ,  計算機アーキテクチャ ,  ハードウェア ,  信号同期 ,  *多重化 ,  データ構造 ,  待ち行列 ,  スループット ,  *クロック

分類 (1件)： 計算機網  (JC03000K)

タイトルに関連する用語 (6件)： デュアル ,  クロック ,  多重 ,  行列 ,  共有 ,  バッファ