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J-GLOBAL ID：201702226344927483   整理番号：17A1569912

リアルタイムUHD8Kビデオ符号化のための乗算器を用いない並列HEVC(高効率映像符号化量子化ハードウエア【Powered by NICT】

A multiplierless parallel HEVC quantization hardware for real-time UHD 8K video coding

著者 (4件)： Braatz Luciano (Group of Architectures and Integrated Circuits, Federal University of Pelotas, Brazil) ,  Agostini Luciano (Group of Architectures and Integrated Circuits, Federal University of Pelotas, Brazil) ,  Zatt Bruno (Group of Architectures and Integrated Circuits, Federal University of Pelotas, Brazil) ,  Porto Marcelo (Group of Architectures and Integrated Circuits, Federal University of Pelotas, Brazil)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISCAS  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 電流ビデオ符号器のためのいくつかの時間を必要とした一段階は残差符号化ループ,直接変換,直接量子化,逆量子化,逆変換から構成されている。それらの出力結果は,符号器の他の段階で処理しなければならないので,これらの操作は,高スループットと低遅延を必要とする。本論文では,高スループット並列・超高精細8Kビデオの実時間処理を標的とするHEVC直接量子化のための乗算器のないハードウェアアーキテクチャを提案した。提案したアーキテクチャは,周波数に依存する量子化段階を支持した。スループットを改善し,面積と電力消費を低減するために二元乗算は,複数の定数乗算によって置換した。開発した設計は32試料の並行,最大HEVC変換ブロックのオンラインを処理することができた。Nangate45nm標準セルライブラリを用いて得られ,ASIC合成結果は,提案したアーキテクチャが第二当たり約八十億係数を量子化し,186.6MHzで走行時,168,330のゲート数とできることを示した。スループットが120fpsでUHD8K映像を処理するために十分であった。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *乗算器 ,  *映像 ,  スループット ,  逆変換 ,  実時間処理 ,  *量子化 ,  電力消費 ,  計算機アーキテクチャ ,  *符号化 ,  *ハードウェア ,  *乗算 ,  *録画装置 ,  周波数 ,  符号器
準シソーラス用語： *ビデオ符号化 , 【Automatic Indexing@JST】

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (8件)： リアルタイム ,  ビデオ符号化 ,  乗算器 ,  HEVC ,  高効率 ,  映像符号化 ,  量子化 ,  ハードウエア