文献

J-GLOBAL ID：201702226550769531   整理番号：17A0965927

MINIME検証:合成並列testcasesとハードウエア検証【Powered by NICT】

MINIME-validator: Validating hardware with synthetic parallel testcases

著者 (3件)： Sen Alper (Department of Computer Engineering, Bogazici University, Istanbul, Turkey) ,  Deniz Etem (Department of Computer Engineering, Bogazici University, Istanbul, Turkey) ,  Kahne Brian (NXP Semiconductors, Austin, TX, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DATE  ページ： 386-391  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 多数のコアを持つマルチコアアーキテクチャのプログラミングはプログラマの上で巨大な重荷である。並列パターンは,並列プログラミングにおけるベストプラクティスを実行する予め定義されたプログラミングパターンを現像液を提示することによって,この負荷を容易にする。パターンの挙動はよく知られていると理解されていないので,また検証するために負荷を低下させることができる。本研究では,並列パターンの概念を用いた新たに定義された並列パターンマークアップ言語(PPML)からの合成並列テストケースを生成するための,MINIME検証器,ツールセットを提示した。testcasesははるかに小さいが,実際の顧客応用の挙動を模倣し,トラヒックを発生させ,例えばプロセッサ間通信アーキテクチャを検証するために用いることができる。実験は合成testcasesは代表的なハードウェア通信問題を見つけるために使用できることを示した。著者らの知識の及ぶ限りでは,これは並列プログラミングパターンを用いた合成testcasesハードウェア検証のために使用したのは初めてである。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： マークアップ言語 ,  通信 ,  *ハードウェア ,  演算プロセッサ ,  プログラマ
準シソーラス用語： 並列プログラミング ,  マルチコアアーキテクチャ , 【Automatic Indexing@JST】

分類 (1件)： 計算機システム開発  (JD02010R)

タイトルに関連する用語 (2件)： 検証 ,  ハードウエア