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J-GLOBAL ID：201702227347983086   整理番号：17A1917660

削減した精度冗長性を用いた算術演算子の設計と評価のための効率的なフレームワーク【Powered by NICT】

An efficient framework for design and assessment of arithmetic operators with Reduced-Precision Redundancy

著者 (3件)： Wali Imran (University of Rennes 1, Irisa) ,  Casseau Emmanuel (University of Rennes 1, Irisa) ,  Tisserand Arnaud (CNRS, Lab-STICC, UMR6285)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： DASIP  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 算術回路では,削減した精度冗長性(RPR)は,3重モジュラー冗長(TMR)への実行可能な選択肢であると考えられている,著しい電力低減を提供する。しかし,RPRを用いたハードウェア算術演算子の効率的実装と評価はまだ挑戦課題である。本研究では,ロバストな算術演算子の設計と検証を単純化するために現代の合成とシミュレーションツールの能力を利用した軽量RPR設計方法論を提案した。提案フレームワークの有効性を実証するために,二種類の通常使用されるRPR方式を実装し,比較するために,適用した。著者らの実験結果は,提案したフレームワークは,設計を単純化し,網羅的アプローチと比較して25%計算量のコストで3×実験高速化で14.7%の変動の最大係数をもつロバスト性指標を提供することを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 簡素化 ,  計算量 ,  *演算 ,  高速化 ,  ロバスト性 ,  *冗長性 ,  ハードウェア
準シソーラス用語： 設計方法論 ,  軽量 ,  電力低減 ,  *算数 , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  パターン認識  (JE07000S)

タイトルに関連する用語 (6件)： 冗長性 ,  算術 ,  演算子 ,  設計 ,  評価 ,  フレームワーク