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J-GLOBAL ID：201702227375451473   整理番号：17A1570797

0.13μm・CMOSによる共振器に基づく周波数逓倍機構を持つフルレート40Gbit/sクロックとデータ回復【Powered by NICT】

A full-rate 40 Gb/s clock and data recovery with resonator-based frequency-doubling mechanism in 0.13-μm CMOS

著者 (2件)： Chong Joseph (Multifunctional Integrated Circuits and System (MICS) Group, Bradley Department of Electrical and Computer Engineering, Virginia Tech, Blacksburg, Virginia, 24061, USA) ,  Ha Dong Sam (Multifunctional Integrated Circuits and System (MICS) Group, Bradley Department of Electrical and Computer Engineering, Virginia Tech, Blacksburg, Virginia, 24061, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 1438-1441  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： フルレート40Gbps光受信機のためのCMOSクロック・データ回復(CDR)回路を紹介し,提案したCDRはミキサーベース位相検出器(MBPD)を採用した。MBPDアプローチは高周波数を操作する能力のようないくつかの利点,および位相差と出力電流との間の線形関係を提供する。MBPDはミキサーに先行する周波数逓倍機構(FDM)を必要とし,FDMは高速演算のためのボトルネックとなっている。既存回路をX ORゲートと遅延セル,低周波範囲で制限されるとFDMを実装した。提案したCDRのためのFDMはLC共振器,競合するCMOS CDRと比較してクロック周波数を2倍に基づいている。提案CDRは,0.13μm CMOS技術で実現した。(2~31 1)ビットの40GB/s擬似ランダム2進系列の0.755psのピーク-ピーククロックジッタを達成し,75mWを消費する。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *周波数逓倍 ,  LF【周波数】 ,  線形性 ,  *クロック ,  HF【周波数】 ,  *CMOS ,  高速度 ,  *共振器 ,  演算 ,  電流
準シソーラス用語： クロック周波数 ,  位相差 ,  位相検出器 ,  光受信機 ,  *データ復元 , 【Automatic Indexing@JST】

分類 (1件)： 周波数変換回路  (NC05030J)

タイトルに関連する用語 (5件)： CMOS ,  共振器 ,  周波数逓倍 ,  クロック ,  データ回復