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J-GLOBAL ID：201702227542455634   整理番号：17A0689809

パケット処理キャッシュにおける送信元IPアドレスに着目したミス削減手法に関する初期検討

著者 (4件)： 八巻隼人 (電通大) ,  愛甲達也 (電通大) ,  三輪忍 (電通大) ,  本多弘樹 (電通大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 44(CPSY2017 1-15)  ページ： 55-62  発行年： 2017年05月15日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 通信量の爆発的増加が予想される今後のインターネットにおいて,コアルータのパケット処理性能の向上および消費電力の削減は重要な課題となっている。この課題の解決において問題となっていたテーブル検索処理を,キャッシュを用いることで改善するパケット処理キャッシュ(Packet Processing Cache:PPC)が近年注目されている。PPCによるパケット処理の性能向上および省電力効果はキャッシュミス率に左右されることから,これまでPPCにおける様々なキャッシュミス削減手法が提案されてきたが,これらの手法により,キャッシュミスの大きな割合を占める容量性ミスを削減することはできなかった。この問題に対し,PPCにおけるキャッシュ不要なフローをキャッシュ登録しないことで,容量性ミスを削減する手法を検討する。本報告では,そのための初期検討として,1パケットで構成されるマイスフローに焦点を当て,送信元IPアドレスに着目したマイスフローの特定方法を検討し,またマイスフローをキャッシュ登録しないことによる有効性を評価した。様々な実ネットワークのトレースを用いたシミュレーションの結果から,マイスフローをキャッシュ登録しないことで平均12.6%のキャッシュミスを削減できると共に,マイスフローによる一過性のキャッシュミス増大を防げることが明らかとなった。また,マイスフローをキャッシュ登録しない場合,従来のPPCに対し容量性ミスの割合が減り,衝突性ミスの割合が増加することから,適切なライン置換方式と組み合わせることで従来よりも多くのキャッシュミスが削減可能となることがわかった。(著者抄録)

シソーラス用語： 誤り率 ,  *パケット ,  *ルータ【通信】 ,  *キャッシュメモリ ,  番地指定方式 ,  *インターネット ,  性能評価 ,  トラヒック測定 ,  情報量 ,  連想メモリ ,  情報検索 ,  IPアドレス ,  トラヒック解析【通信】 ,  省エネルギー技術 ,  三値連想メモリ ,  節約
準シソーラス用語： 省エネルギー ,  コアルータ ,  キャッシュミス率 ,  マイスフロー ,  TCAM ,  テーブル検索

分類 (3件)： 記憶方式  (JC02040V) ,  計算機網  (JC03000K) ,  通信網  (ND07030A)

引用文献 (20件)：

• United Nations / Framework Convention on Climate Change, Adoption of the Paris Agreement, 21st Conference of the Parties, Paris: United Nations.
• B. Addis, A. Capone, G. Carello, L. G. Gianoli and B. Sans?, ”Energy Management Through Optimized Routing and Device Powering for Greener Communication Networks,” in IEEE/ACM Transactions on Networking, vol. 22, no. 1, pp. 313-325, Feb. 2014.
• ”グリーンITイニシアティブ -経済産業省”. http://www.meti.go.jp/committee/materials/downloadfiles/g80520c03j.pdf,(参照 2016-07-04).
• S. Gamage and A. Pasqual, ”High performance parallel packet Classification architecture with Popular Rule Caching,” 2012, 18th IEEE Int’l. Conf. on Networks (ICON), Singapore, 2012, pp. 52-57.
• B. Agrawal and T. Sherwood, ”Ternary CAM Power and Delay Model: Extensions and Uses,” in IEEE Trans. on Very Large Scale Integration (VLSI) Systems, 2008, vol. 16, no. 5, pp. 554-564, May 2008.

タイトルに関連する用語 (7件)： パケット処理 ,  キャッシュ ,  IPアドレス ,  着目 ,  ミス ,  手法 ,  初期