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J-GLOBAL ID：201702227576874029   整理番号：17A0911328

ゲートレベル枝刈りによる近似回路の設計と応用【Powered by NICT】

Design and Applications of Approximate Circuits by Gate-Level Pruning

著者 (4件)： Schlachter Jeremy (Integrated Circuits Laboratory, E ́cole Polytechnique Fe ́de ́rale de Lausanne, Neuchatel, Switzerland) ,  Camus Vincent (Integrated Circuits Laboratory, E ́cole Polytechnique Fe ́de ́rale de Lausanne, Neuchatel, Switzerland) ,  Palem Krishna V. (Department of Computer Science, Rice University, Houston, TX, USA) ,  Enz Christian (Integrated Circuits Laboratory, E ́cole Polytechnique Fe ́de ́rale de Lausanne, Neuchatel, Switzerland)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 5  ページ： 1694-1702  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： エネルギー効率は多くのシステムのための重大な関心事,高性能コンピュータべきものオブジェクトとモバイル機器のインターネットの範囲であった。さらに,繁栄の40年後,Mooreの法則は,その経済的および技術的限界を示し始めている。多くの回路は過剰設計され,多くの応用である誤り耐性あるいは既存のハードウェアにより提供されるよりも精度を必要とすることに注目し,近似計算は,ディジタル回路の改善を追求する可能性のある解決策として出現した。これに関連して,ディジタル回路の面積,電力,および省遅延のための交換の精度をトレードオフ系統的に技術を提案した:ゲートレベル剪定(GLP)。構築し,従来設計のための広範囲コスト精度トレードオフを提供する標準デジタルフローに統合されているC ADツール。方法論は最初に加算器に実証し,10%の平均相対誤差で78%までのエネルギー遅延面積減少を達成した。はこの方法は演算ブロックと記憶の多数離散余弦変換(DCT)から成るより複雑な系,画像およびビデオ処理応用のための重要なビルディングブロックであるにどのように適用できるかを詳述した。算術回路は全DCT面積の4%以下を表すが,GLP法は24dBの合理的な画像品質損失の全系にわたって21%のエネルギー遅延面積節約に導く可能性があることを示した。著しい節約が,単純演算回路,定数値でいくつかのノードを設定するのおかげで達成され,さらに回路とメモリを単純化するための合成ツールを可能にした。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 記憶装置 ,  DCT【変換】 ,  *近似法 ,  加算器 ,  インターネット ,  簡素化 ,  画像 ,  エネルギー効率 ,  画質 ,  ディジタル回路 ,  演算
準シソーラス用語： 近似計算 ,  誤り耐性 ,  Mooreの法則 ,  モバイルデバイス , 【Automatic Indexing@JST】

分類 (2件)： 論理回路  (NC05070B) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： ゲート ,  枝刈り ,  近似 ,  設計 ,  応用