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J-GLOBAL ID：201702228669206949   整理番号：17A1274521

整定時間試験のための高速DAC信号のディジタル信号処理の複雑なアルゴリズムの研究【Powered by NICT】

Investigation of complex algorithm of digital signal processing of high-speed DACs signals for settling time testing

著者 (4件)： Kvedaras R. (Faculty of Electronics, Vilnius Gediminas Technical University, Vilnius, Lithuania) ,  Kvedaras V. (Faculty of Electronics, Vilnius Gediminas Technical University, Vilnius, Lithuania) ,  Ustinavicius T. (Faculty of Electronics, Vilnius Gediminas Technical University, Vilnius, Lithuania) ,  Masiulionis R. (Faculty of Electronics, Vilnius Gediminas Technical University, Vilnius, Lithuania)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MEASUREMENT  ページ： 71-74  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ディジタル-アナログ変換器の整定時間測定の測定信号処理のための複雑なディジタル信号処理アルゴリズムの研究の結果を示した。研究の結果は,得られた結果は,100倍まで白色雑音と1/f雑音の抑制を保証し,それが±0.5LSBの読出しレベル16ビット高速DACのセトリング時間を測定することが可能であるが,測定誤差は±0.6nsを超えないことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *アルゴリズム ,  測定誤差 ,  DA変換器 ,  白色雑音 ,  *高速度 ,  *信号処理 ,  1/f雑音 ,  *ディジタル方式
準シソーラス用語： 信号処理アルゴリズム ,  *ディジタル信号処理 ,  *整定時間 , 【Automatic Indexing@JST】

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (6件)： 整定時間 ,  試験 ,  DAC ,  ディジタル信号処理 ,  アルゴリズム ,  研究