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J-GLOBAL ID：201702228996421785   整理番号：17A0681447

PLL設計を容易にするリング発振器の飽和積分器に基づいた挙動モデル

A Saturating-Integrator-Based Behavioral Model of Ring Oscillator Facilitating PLL Design

著者 (2件)： XU Zule (Tokyo University of Science) ,  KAWAHARA Takayuki (Tokyo University of Science)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E100.C  号： 4  ページ： 370-372(J-STAGE)  発行年： 2017年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本稿では,飽和積分器を用いたリング発振器のSimulinkモデルを提案した。積分器の飽和時間によって発振器の周期を調整した。これによって,ホワイトノイズとフリッカノイズに起因するタイミングジッタを簡単にモデルに導入し,位相雑音の効率的な評価をトランジスタレベルの回路設計の前に行うことが可能になった。(翻訳著者抄録)

シソーラス用語： *位相同期ループ ,  回路設計 ,  *リング発振器 ,  積分器 ,  *モデル ,  シミュレータプログラム ,  ジッタ ,  位相雑音
準シソーラス用語： *ディジタルPLL ,  *挙動モデル ,  Simulink ,  タイミングジッタ

著者キーワード (4件)： ring oscillator ,  phase-locked loop ,  behavioral model ,  digital PLL

分類 (2件)： 発振回路  (NC05020Y) ,  集積回路一般  (NC03161C)

引用文献 (5件)：

• [1] L. Kong and B. Razavi, “25.7 A 2.4GHz 4mW inductorless RF synthesizer,” IEEE ISSCC2015, pp.450-451, 2015.
• [2] J. Yin, P.-I. Mak, F. Maloberti, and R.P. Martins, “2.7 A 0.003mm² 1.7-to-3.5GHz dual-mode time-interleaved ring-VCO achieving 90-to-150kHz 1/f³ phase-noise corner,” IEEE ISSCC2016, pp.48-49, 2016.
• [3] A.A. Abidi, “Phase Noise and Jitter in CMOS Ring Oscillators,” IEEE J. of Solid-State Circuits, vol.41, no.8, pp.1803-1816, Aug. 2006.
• [4] K. Kundert, “Predicting the Phase Noise and Jitter of PLL-Based Frequency Synthesizers,” http://www.designers-guide.org/
• [5] S.C. Terry, B.J. Blalock, J.M. Rochelle, M.N. Ericson, and S.D. Caylor, “Time-domain noise analysis of linear time-Invariant and linear time-variant systems using MATLAB and HSPICE,” IEEE Trans. Nucl. Sci., vol.52, no.3, pp.805-812, June 2005.

タイトルに関連する用語 (6件)： PLL ,  設計 ,  リング発振器 ,  飽和 ,  積分器 ,  挙動モデル