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J-GLOBAL ID：201702229076600894   整理番号：17A0417357

キャリア規模汎用節に向けて【Powered by NICT】

Toward carrier-scale general-purpose node

著者 (3件)： Korikawa Tomohiro (NTT Network Service Systems Laboratories, NTT Corporation, 3-9-11, Midori-Cho, Musashino-shi, Tokyo, Japan) ,  Kawabata Akio (NTT Network Service Systems Laboratories, NTT Corporation, 3-9-11, Midori-Cho, Musashino-shi, Tokyo, Japan) ,  Masuda Akeo (NTT Network Service Systems Laboratories, NTT Corporation, 3-9-11, Midori-Cho, Musashino-shi, Tokyo, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICNC  ページ： 536-540  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,汎用サーバ上にルックアップ(大規模パケット処理)へのキャリアスケール巨大なテーブルを必要とするパケット処理を実現するための主要な性能ボトルネックを明らかにした。DPDKクリックベースのパケット処理モデルを用いた実験の定量的解析は,大規模パケット処理の性能劣化は主に入力トラヒック流の数が増加すると増加したCPUキャッシュミスに起因することを明らかにした。汎用ハードウェアを用いた大規模パケット処理の主要な性能ボトルネックは記憶応答性能が不足していることを示した。ボトルネックに対する解決策として,並列性の観点から記憶応答性能を強化するために,3次元スタックされたDRAMの,ハイブリッドメモリ立方体(HMC)利用する新しいサーバアーキテクチャを提案した。シミュレーションに基づく評価は,提案したサーバアーキテクチャは,いかなる専用ハードウェアなしで40Gbps以上大規模パケット処理を実現できることを示した。著者らの研究は,記憶応答の拡張並行動作であるマルチコアCPUで並列処理汎用ハードウェアを用いた大規模パケット処理のシステムレベル性能を改善するために同様に重要であることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： DRAM ,  *キャリア ,  並列処理 ,  パケット ,  ハードウェア ,  定量的分析 ,  三次元
準シソーラス用語： マルチコアプロセッサ ,  専用ハードウェア ,  六面体 ,  キャッシュミス ,  性能劣化 , 【Automatic Indexing@JST】

分類 (1件)： 制御方式  (JC02030K)

タイトルに関連する用語 (3件)： キャリア ,  規模 ,  汎用