文献

J-GLOBAL ID：201702229163763697   整理番号：17A0417643

55.6%クロック電力削減を達成するスイッチドキャパシタ断熱クロックドライバ1MHzへ2GHz26.4A数0.4までの1V【Powered by NICT】

26.4 A 0.4-to-1V 1MHz-to-2GHz switched-capacitor adiabatic clock driver achieving 55.6% clock power reduction

著者 (2件)： Salem Loai G. (University of California, San Diego, United States of America) ,  Mercier Patrick P. (University of California, San Diego, United States of America)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISSCC  ページ： 442-443  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 現代のSoCにおけるクロック分布は全チップ電力のかなりの部分を消費する。クロック分配電力を低減するために,誘導リアクタンスは与えられた共振周波数,f_oでグローバルクロックネットワークの容量性リアクタンスを打ち消すために使用されているが,共振クロッキング方式が提案されている。従来,チップ[1+2]に採用したインダクタを配置できるようにするためにそのような方式が高いGHz周波数でのみ適している。多くの近代的なエネルギー効率の高いSoC設計は<2GHzクロック周波数の最適化,MHzと近閾値のレジメへのコアクロック周波数と電源電圧V_DDをもたらすDVFS技術であっので,ますます,より広い運転範囲にわたって動作することが低電力クロック分配方式を開発する必要がある。準連続共鳴クロックにおける最近の研究は,端遷移時に全体的なクロックツリー容量の間欠的除去を提案してきたが,そのような技術は大きなオフチップインダクタを必要とし,0.98MHz[3]及び150MHz[4]に限定され,それぞれ,共鳴(すなわち,<f_o/10)より十分低い操作の必要性によるものであった。先行技術は標的応用のための電力低減を示したが,それらはすべて大きなまたはオフチップ磁気を必要とし,現代のDVFS可能化SoCのMHz GHz周波数域なニーズに合わなかった。これらの問題を解決するために,本論文では,スイッチトキャパシタDC-ACマルチレベルインバータトポロジーによる1MHzから2GHzまでのnステップクロック波形を効率的に合成することを完全に統合された断熱クロック方式を紹介し,いかなる磁気成分を用いない1nによる還元力した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 共振 ,  *クロック ,  エネルギー効率 ,  *電力 ,  リアクタンス ,  *SC回路 ,  最適化 ,  共振周波数
準シソーラス用語： 電力低減 ,  低電力化 ,  DVFS ,  電源電圧 ,  クロック周波数 ,  クロック分配 ,  システムオンチップ , 【Automatic Indexing@JST】

分類 (2件)： 共振器  (NC04050Y) ,  アンテナ  (ND06000M)

タイトルに関連する用語 (4件)： クロック ,  スイッチドキャパシタ ,  断熱 ,  ドライバ