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J-GLOBAL ID：201702229229123155   整理番号：17A1570793

メムリスタはん用論理ゲートに基づくハイブリッドメモリスタCMOS乗算器の設計【Powered by NICT】

A hybrid memristor-CMOS multiplier design based on memristive universal logic gates

著者 (4件)： Teimoory Mehri (Department of Electrical and Computer Engineering, University of Windsor, Windsor, Canada) ,  Amirsoleimani Amirali (Department of Electrical and Computer Engineering, University of Windsor, Windsor, Canada) ,  Ahmadi Arash (Department of Electrical and Computer Engineering, University of Windsor, Windsor, Canada) ,  Ahmadi Majid (Department of Electrical and Computer Engineering, University of Windsor, Windsor, Canada)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 1422-1425  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： メムリスタはVLSIシステムの基本的限界に有望な解決策の一つと考えられている。CMOS布との適合性を考慮したメモリスタデバイスを用いた論理実装ディジタル論理回路のための新しいビジョンを提供する。ハイブリッドCMOSメモリスタ普遍的ゲートを用いた2年までに2乗算器セル設計を提示した。ユニバーサルゲートベースの実装アプローチは低実装コストを有するムメリスタ比率論理(MRL)の拡張である。シミュレーション結果は,提案した回路の機能を確認した。この回路は十六のメムリスタ,8トランジスタと増殖のための唯一の計算時間ステップを必要とする。以前の研究と比較して,このアプローチはかなり低い実装コストを提示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *CMOS ,  ディジタル方式 ,  トランジスタ ,  *乗算器 ,  論理回路 ,  CPU時間 ,  超LSI ,  適応性 ,  シミュレーション
準シソーラス用語： セル設計 ,  *論理ゲート ,  *メモリスタ , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： メムリスタ ,  論理ゲート ,  メモリスタ ,  CMOS ,  乗算器 ,  設計