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J-GLOBAL ID：201702229643858140   整理番号：17A0143077

IsingモデルのためのFPGAに基づくアニーリングプロセッサ【Powered by NICT】

FPGA-based Annealing Processor for Ising Model

著者 (4件)： Yoshimura Chihiro ,  Hayashi Masato ,  Okuyama Takuya ,  Yamaoka Masanao
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： CANDAR  ページ： 436-442  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： Von Neumann計算機アーキテクチャはムーア以後時代のための準備に向けて広く研究されている。SRAMベース集積回路における,シミュレーテッドアニーリングによりヒントを得た回路演算を用いたIsing模型の低エネルギー状態を発見する,アーキテクチャを実装した。著者らの以前のプロトタイプをその三次元格子トポロジーのような単純で典型的な構造のためにIsingモデルに適したが,実世界応用には適用できなかった。再構成可能プロトタイピング環境アーキテクチャを開発し,応用に適するように必要である。,Ising模型に対するアニーリングプロセッサのアーキテクチャを開発するためにFPGAベースプロトタイピング環境を記述した。プロトタイピング環境を用いた新しいアーキテクチャを実装した。新しいアーキテクチャをIsing模型に対する近似シミュレーテッドアニーリングを行うと,高度に複雑なトポロジーを支持した。完全結合多重スピンを持つユニットから構成されている。複数単位を,二次元格子トポロジーに配置されている,隣接するユニットを接続したスピン間の相互作用を実施した。論理素子の数は単位内の複数のスピン間の演算子を共有することにより減少した。アニーリングのためのランダムパルス列を生成する擬似乱数発生器もすべてのユニット間で共有される。その結果,論理素子の数は1/10以下に減少し,解の精度は,従来のコンピュータ上で動作するシミュレーテッドアニーリングと同程度になる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： シミュレーテッドアニーリング ,  三次元 ,  計算機アーキテクチャ ,  擬似乱数 ,  演算 ,  論理素子 ,  位相幾何学 ,  SRAM ,  *Ising模型 ,  *焼なまし ,  プロトタイピング ,  プロトタイプ ,  *FPGA ,  パルス列
準シソーラス用語： 再構成可能性 , 【Automatic Indexing@JST】

分類 (1件)： 論理回路  (NC05070B)

タイトルに関連する用語 (2件)： Isingモデル ,  FPGA