クロスポイントメモリのためのアーキテクチャ,設計および技術指針【Powered by NICT】

Levisse A.; Royer p.; Giraud B.; Noel J.P.; Moreau M.; Portal J.M.

文献

J-GLOBAL ID：201702229879396766 整理番号：17A1570855

クロスポイントメモリのためのアーキテクチャ,設計および技術指針【Powered by NICT】

Architecture, design and technology guidelines for crosspoint memories

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著者 (6件)： , , , , ,
資料名：
巻： 2017 号： NANOARCH ページ： 55-60 発行年： 2017年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

独立フラッシュメモリ(NAND)はそれらの物理的限界に直面しているが,抵抗スイッチングメモリ(RRAM)の出現は,高密度,低コストと低エネルギーNAND置換候補のための解決策として見られている。しかし,交差点のような,深くスケール,高密度RRAMアーキテクチャは,選別していないビットセルによるプログラミング操作およびスニーキング電流中に注入される電流による金属線,周辺オーバヘッドと金属線充電時間における電圧降下の影響(IR降下)の受けることが示されている。本研究では,最初にアレイ多重書き込み動作を考慮したIRdrop,周辺オーバヘッドとアレイ線状充電時間のためのいくつかの革新的モデルを提案した。IRdrop,1セレクタ1抵抗(ISIR)装置の最適特性に関連する周辺オーバヘッドとタイミングを決定するクロスポイントメモリ設計のための新しい方法論を導入した。種々のハーフメタルピッチメモリ技術ノード(50nmから15nmまで),いくつかの記述語サイズ(1~32ビットから)提案した方法論を適用した。アレイ当たりプログラム1ビット,RRAMプログラミング電流は30μΑより低く,10nAより低いセレクタ漏れ電流せねばならず,多重ビットとすぐに増加限界は同じアレイで同時に記述されていることを示した。はアレイ当りビットの少数の大規模並列マルチバンク・書込みを示唆し,NANDメモリに対して競争力があるRRAMメモリのための最良の解決策である。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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半導体集積回路

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