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J-GLOBAL ID：201702230465819375   整理番号：17A1270460

システムVERILOGとUVMを用いたオープンコアプロトコルとその高レベル検証の拡張【Powered by NICT】

Extensions of open core protocol and their high level verification using system verilog and UVM

著者 (3件)： Pamarthy Gopika Rani Alekhya (Electronics and Communication Engineering, K L University Guntur, India) ,  Prakash M. Durga (Electronics and Communication Engineering, K L University Guntur, India) ,  Yadlapati Avinash (SEMICON Group, CYIENT Ltd, Hyderabad, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICICCT  ページ： 475-477  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 半導体技術の今日のシナリオはイノベーションの莫大なである,オンチップ(SOC)設計システムはすべてのタイプの運転のための効率的なプロトコルを必要とする知的所有権(IP)コアの大きな数である。大規模SOCは,IP再利用のための避けられない重要性のためより厳しかっ,SOC設計のためのIPコア再利用性を促進するが,設計時間を複雑性とabridging。オープンコアプロトコル(OCP)のような非独占的なプロトコルの拡張モードより効率的であった。OCPはソケットベースインタフェイスと,オープン認可されたコア同心プロトコル下で行われることになる。本論文では,拡張されたOCPの実装設計の検証システムについて検討している。提案した論文では,SimVisionツールにおけるシステムVerilogと普遍的検証法(UVM)を用いて実装した設計を検証することである。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 実装設計 ,  *プロトコル ,  知的財産権 ,  再利用 ,  許認可
準シソーラス用語： 複雑性 ,  IPコア ,  オンチップ , 【Automatic Indexing@JST】

分類 (2件)： 集積回路一般  (NC03161C) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： Verilog ,  高レベル ,  検証 ,  拡張