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J-GLOBAL ID：201702230758985275   整理番号：17A1224595

P-DRAMSim2:DRAMSim2におけるスレッドレベルの並列性の利用

P-DRAMSim2: Exploiting thread-level parallelism in DRAMSim2

著者 (4件)： Han Miseon (Department of Electrical and Computer Engineering, Korea University) ,  Kim Seon Wook (Department of Electrical and Computer Engineering, Korea University) ,  Kim Minseong (Department of Electrical and Computer Engineering, Korea University) ,  Han Youngsun (Department of Electronic Engineering, Kyungil University)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 15  ページ： 20170591(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 最近,データ中心のアプリケーションの人気が高まるにつれて,データ記憶容量の増大に対する要求も急速に高まっている。メモリの占有面積が増大するため,メモリシステムのシミュレータは,実システムでの実行に比べてシミュレーションに時間がかかるので,メモリシステムの動作と性能を調べる際に重大な制限に直面している。さらに,PCMおよびSTT-RAMのような新興メモリ技術は,磨耗の平準化向上,ビット反転動作を低減,のための追加のアルゴリズムを実行するように設計しているので,制限がさらに悪化する。これらの問題を解決するために,スレッドレベルの並列性を利用して,最も一般的に使用されている最新のメモリシミュレータであるDRAMSim2を高速化するP-DRAMSim2を提案した。実験により,DRAMおよびPCMシステムにおいて,直列的な実行と比べてそれぞれ16個のコマンドスレッドを用いてシミュレーションすることにより,精度を損なうことなく15.4倍と15.7倍までの高速化を達成した。(翻訳著者抄録)

シソーラス用語： *DRAM ,  *スレッド ,  *性質 ,  記憶容量 ,  シミュレータ ,  摩耗 ,  レベリング ,  *アルゴリズム ,  *高速化
準シソーラス用語： 平準化 ,  *並列性【計算機処理】

著者キーワード (3件)： memory system simulator ,  parallelization ,  DRAMSim2

分類 (2件)： 半導体集積回路  (NC03162T) ,  計算機シミュレーション  (JE11000H)

引用文献 (17件)：

• [1] B. Gu, et al.: “Biscuit: A framework for near-data processing of big data workloads,” ISCA (2016) 153 (DOI: 10.1109/ISCA.2016.23).
• [2] D. Freitag: “Machine learning for information extraction in informal domains,” Machine Learning 39 (2000) 169 (DOI: 10.1023/A:1007601113994).
• [3] K. Bergman, et al.: “ExaScale Computing Study: Technology Challenges in Achieving Exascale Systems Peter Kogge” (2008).
• [4] P. Rosenfeldet al.: “DRAMSim2: A cycle accurate memory system simulator,” IEEE Comput. Archit. Lett. 10 (2011) 16 (DOI: 10.1109/L-CA.2011.4).
• [5] M. Poremba and Y. Xie: “NVMain: An architectural-level main memory simulator for emerging non-volatile memories,” ISVLSI (2012) 392 (DOI: 10.1109/ISVLSI.2012.82).

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