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J-GLOBAL ID：201702232290418235   整理番号：17A1492714

静電ドープしたSchottky障壁CNTFETベースの低電力SRAMの設計と解析【Powered by NICT】

Design and analysis of electrostatic doped Schottky barrier CNTFET based low power SRAM

著者 (3件)： Singh Amandeep (Department of Electronics & Communication, National Institute of Technology, Jalandhar, Punjab 144011, India) ,  Khosla Mamta (Department of Electronics & Communication, National Institute of Technology, Jalandhar, Punjab 144011, India) ,  Raj Balwinder (Department of Electronics & Communication, National Institute of Technology, Jalandhar, Punjab 144011, India)
資料名： AEUe  (AEUe)
巻： 80  ページ： 67-72  発行年： 2017年 
JST資料番号： A0447A  ISSN： 1434-8411  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 近年,漏れ電力を減少させることにより低電力メモリ設計のはるかに重点を置いた。カーボンナノチューブ電界効果トランジスタ(CNTFET)をベースにしたスタティックランダムアクセスメモリ(SRAM)は直径の関数として良好な安定性と共に可変バンドギャップとしきい値電圧による低静的電力消費を提供する。静電ドープしたSchottky障壁カーボンナノチューブ電界効果トランジスタ(ED SBCNTFET)は非常に低い漏れ電流を説明し,従って低消費電力SRAM設計に用いることができる。本論文では,付加的な極性ゲートからなるED SBCNTFET基づく低消費電力SRAMの新しい設計を提案した。6T SRAMセルは従来のCNTFETとED SBCNTFET両方のためのHSPICEで設計し,シミュレートした。SRAM性能を,種々の性能指数の安定性と電力消費に基づいて解析した。ED SBCNTFET SRAMは,安定性の損失なしに従来のCNTFET SRAMの低電力の利点を示した。さらに,SRAMは,より小さい直径の安定性の微小変化をもつ超低パワーセルを与えるために設計した。最後に二重キラリティー方式は,ED SBCNTFET6T SRAMセルのための実装し,解析した。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： 性能指数 ,  記憶装置 ,  漏れ電流 ,  *SRAM ,  バンドギャップ ,  *ドーピング ,  極性 ,  *Schottky障壁 ,  電力消費
準シソーラス用語： 静的雑音余裕 ,  HSPICE ,  閾値電圧 ,  漏れ電力 ,  *低電力化 ,  *CNTFET , 【Automatic Indexing@JST】

著者キーワード (6件)： カーボンナノチューブ電界効果トランジスタ ,  静電ドープした ,  動的構成 ,  静的雑音余裕 ,  低電力 ,  SRAM

分類 (4件)： 半導体集積回路  (NC03162T) ,  増幅回路  (NC05040U) ,  その他の電子回路  (NC05090X) ,  フィルタ一般  (NC04021I)

タイトルに関連する用語 (7件)： ドープ ,  Schottky障壁 ,  CNTFET ,  低電力 ,  SRAM ,  設計 ,  解析