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J-GLOBAL ID：201702232548332624   整理番号：17A1273330

GPUにおける記憶階層を横切る帯域幅ボトルネックの評価と軽減【Powered by NICT】

Evaluating and mitigating bandwidth bottlenecks across the memory hierarchy in GPUs

著者 (3件)： Dublish Saumay (University of Edinburgh) ,  Nagarajan Vijay (University of Edinburgh) ,  Topham Nigel (University of Edinburgh)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISPASS  ページ： 239-248  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： GPUはしばしばオフチップメモリ帯域幅によって制限される。GPU上での汎用コンピューティングの出現により,帯域幅要求をフィルタリングオフチップメモリに導入されているキャッシュ階層。しかし,キャッシュ階層は,このような高レベルメモリトラフィックの維持におけるそれ自身の帯域幅限界を提示した。本論文では,汎用応用のためのGPUでのメモリ階層の存在する帯域幅ボトルネックを特性化した。メモリ階層を通してストールを定量化し,混雑したメモリシステムに重要な役割を果たしていることを構造パラメータを同定した。帯域幅ボトルネックを軽減するための建築設計空間を探索し,キャッシュ階層における帯域幅ボトルネックを軽減により実現される性能改善は,ベースラインキャッシュ階層と高帯域幅メモリ(HBM)DRAMを用いたメモリシステムにより得られた高速化を超えることができることを示した。も特異的レベルでの単離における帯域幅ボトルネックに対処する準最適でき,反生産的であることができることを示した。,異なるレベルメモリ階層の相乗的に帯域幅ボトルネックを解決するために必須であることを示した。本論文で開発した洞察を用いて,費用便益解析を行い,帯域幅ボトルネックを効果的に軽減することをメモリ階層のつながる配置を同定した。最終配置は平均1.6%の最小面積オーバヘッドで29%の性能改善を達成することを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 高速化 ,  キャラクタリゼーション ,  建築設計 ,  *記憶階層 ,  単離 ,  記憶装置 ,  *帯域幅 ,  費用効果分析 ,  記憶方式 ,  DRAM ,  キャッシュメモリ ,  構造パラメータ

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： GPU ,  記憶階層 ,  帯域幅 ,  ボトルネック ,  評価