RC及びRLCネットワーク用の効率的な均衡切り捨て

TANJI Yuichi

文献

J-GLOBAL ID：201702233118169365 整理番号：17A0148596

RC及びRLCネットワーク用の効率的な均衡切り捨て

Efficient Balanced Truncation for RC and RLC Networks

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著者 (1件)：
資料名：
巻： E100.A 号： 1 ページ： 266-274(J-STAGE) 発行年： 2017年
JST資料番号： U0466A ISSN： 1745-1337 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

本論文において,RC及びRLCネットワーク用の効率的均衡切り捨てを提示した。均衡切り捨てを高速化するために,元のネットワークのスパース構造を考察した。結果として,その解が変換行列作成用に必要なLyapunov方程式を効率的に解き,低減化次数モデルを効率的に得た。提案手法を適用しながら元のネットワークの互恵が保存される事を証明した。低減化RCネットワークの受動性も保証した。例証例において,筆者らは効率においてPRIMAと比肩し,PRIMAと比較してより正確な事を示した。(翻訳著者抄録)

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著者キーワード (5件)： , , , ,

半導体集積回路 , 解析学 , 代数学 , 信号理論

引用文献 (18件)：

[1] L.T. Pillage and R.A. Rohrer, “Asymptotic waveform evaluation for timing analysis,” IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., vol.9, no.4, pp.352-366, April 1990.
[2] E. Chiprout and M.S. Nakhla, “Analysis of interconnect networks using complex frequency hopping (CFH),” IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., vol.14, no.2, pp.186-200, Feb. 1995.
[3] P. Feldmann and R.W. Freund, “Efficient linear circuit analysis by Pade approximation via the Lanczos process,” IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., vol.14, no.5, pp.639-649, May 1995.
[4] K.J. Kerns and A.T. Yang, “Stable and efficient reduction of large, multiport RC networks by pole analysis via congruence transformations,” IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., vol.16, no.7, pp.734-744, July 1997.
[5] A. Odabasioglu, M. Celik, and L.T. Pileggi, “PRIMA: Passive reduced-order interconnect macromodeling algorithm,” IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., vol.17, no.8, pp.645-654, Aug. 1998.

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