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J-GLOBAL ID：201702233248686640   整理番号：17A1057464

FPGAに実装されたAES暗号の差分電力解析抵抗に及ぼす受動的ハードウエア冗長性の影響【Powered by NICT】

Influence of passive hardware redundancy on differential power analysis resistance of AES cipher implemented in FPGA

著者 (3件)： Miskovsky Vojtech (Czech Technical University in Prague, Faculty of Information Technology, Department of Digital Design, Thakurova 9 Praha 6, 16000, Prague, Czechia) ,  Kubatova Hana (Czech Technical University in Prague, Faculty of Information Technology, Department of Digital Design, Thakurova 9 Praha 6, 16000, Prague, Czechia) ,  Novotny Martin (Czech Technical University in Prague, Faculty of Information Technology, Department of Digital Design, Thakurova 9 Praha 6, 16000, Prague, Czechia)
資料名： Microprocessors and Microsystems  (Microprocessors and Microsystems)
巻： 51  ページ： 220-226  発行年： 2017年 
JST資料番号： H0781A  ISSN： 0141-9331  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 多くの電子系は厳密な信頼性特性,特にフォールトトレランスと攻撃抵抗の両方を満たさなければならない。直感的に,これらの要求は互いに相反すると思われる可能性がある。本論文で提示した研究とこれらの影響を測定するための可能な方法として,最初の実験の結果の実験的記述。具体的には,基本的な受動的ハードウェア冗長設計法を,差分電力解析攻撃に対する抵抗性にどのように影響するか,全設計は攻撃性を増加させるために改良できるかを議論する。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： 信頼性 ,  *ハードウェア ,  フォールトトレランス ,  *FPGA ,  *冗長性 ,  電子系
準シソーラス用語： *電力解析 ,  設計法 ,  *差分電力解析 ,  *AES【規格】 , 【Automatic Indexing@JST】

著者キーワード (6件)： フォールトトレランス ,  攻撃耐性 ,  セキュリティ ,  AES ,  微分電力解析 ,  FPGA

分類 (2件)： 半導体集積回路  (NC03162T) ,  ディジタル計算機ハードウェア一般  (JC04010C)

タイトルに関連する用語 (6件)： FPGA ,  実装 ,  AES暗号 ,  差分電力解析 ,  ハードウエア ,  冗長性