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J-GLOBAL ID：201702233913902020   整理番号：17A1255087

周波数展開法を用いた平を低減した位相同期ループ【Powered by NICT】

Phase locked loop with spur reduction using frequency expansion technique

著者 (5件)： Lai Wen-Cheng (Dept. of Electronic Engineering, National Taiwan University Science and Technology) ,  Jang Sheng-Lyang (Dept. of Electronic Engineering, National Taiwan University Science and Technology) ,  Lu Kei-Wu (Dept. of Electronic Engineering, National Taiwan University Science and Technology) ,  Lee Ho-Chang (Dept. of Electronic Engineering, National Taiwan University Science and Technology) ,  Su Yen-Jung (Dept. of Electronic Engineering, National Taiwan University Science and Technology)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： GSMM  ページ： 94-96  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 周波数展開法を用いた1.8V位相同期ループ(PLL)を提案した。パルス内挿法を利用して,提案したアーキテクチャは基準スパーと同様に基本的な平の高次高調波を抑制することができた。実装では,四段階パルス補間器は6dB追加平抑制を達成した。PLLは,0.18μm CMOS技術に統合した,ミリ波能動素子応用のための812.6μm×877μm能動チップ面積を占めている。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 内挿法 ,  EHF波 ,  *周波数 ,  計算機アーキテクチャ ,  *位相同期ループ ,  高調波 ,  パルス ,  CMOS
準シソーラス用語： チップ面積 ,  能動素子 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (2件)： 展開法 ,  位相同期ループ