抄録/ポイント:
抄録/ポイント
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製造中のレイアウトの望ましくない操作は,現在のチップ製造工程における主要な関心事である。ハードウェアトロイの挿入はハードウェアトロイの成分を置き,その接続を維持するためにホワイトスペースと経路選定チャネルのようないくつかの資源を必要とする。従来のレイアウト生成アルゴリズムは設計サイクルの間にセキュリティメトリックスを考慮していない。本論文では,トロイの挿入に対するレイアウトの脆弱性レベルを測定する基準を提案した。新しいセキュリティ意識型ホワイトスペース/混雑分布アルゴリズムはレイアウトの高リスク地域の脆弱性レベルを低減した。実験結果は1%以下で遅延オーバーヘッドのコストにおけるレイアウトの最大脆弱性の改善45%以上であることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】