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J-GLOBAL ID：201702234828150191   整理番号：17A0348517

10GB/S SERDESの40NM CMOS位相同期ループを用いた。【JST・京大機械翻訳】

A PLL for 10Gb/s Serdes in 40 nm CMOS Process

著者 (5件)： Liu Ren (Department of Electronic Science and Technology,Univ.of Sci.and Technol.of China) ,  Luo Lin (Department of Electronic Science and Technology,Univ.of Sci.and Technol.of China) ,  Meng Xu (Department of Electronic Science and Technology,Univ.of Sci.and Technol.of China) ,  Diao Shengxi (Department of Electronic Science and Technology,Univ.of Sci.and Technol.of China) ,  Lin Fujiang (Department of Electronic Science and Technology,Univ.of Sci.and Technol.of China)
資料名： Weidianzixue  (Weidianzixue)
巻： 46  号： 6  ページ： 767-771  発行年： 2016年 
JST資料番号： C2386A  ISSN： 1004-3365  CODEN： WEIDFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 本論文は,10GB/Sの高速シリアルポートインタフェイス回路(SERDES)のための高性能位相同期ループ(。)を提案した。直交電圧制御発振器(QVCO)を用いて,4つの位相間隔の5GHZクロックを実現し,2つの分バッファを出力し,位相差を無視できる8つの位相間隔の2.5GHZクロックを実現した。電荷ポンプにおいて,電流フィードバック性能を改善するために,負帰還技術を採用した。SMIC 40NMでの設計により,1.1Vの供給電圧で,全電流は7.6MAであり,10GHZ~100MHZの範囲における5GHZクロックのRMSジッタは約107FSであることが分かった。チップサイズは780ΜM×410ΜMであった。Data from the ScienceChina, LCAS. Translated by JST【JST・京大機械翻訳】

シソーラス用語： *位相 ,  直交性 ,  ジッタ ,  クロック ,  フィードバック ,  VCO【発振器】 ,  負帰還 ,  *位相同期ループ ,  *CMOS
準シソーラス用語： 供給電圧 ,  チャージポンプ回路 ,  位相差 ,  QVCO ,  インタフェイス回路 ,  シリアルインターフェース , 【Automatic Indexing@JST】

著者キーワード (4件)： CMOS PLL ,  Low jitter ,  Multi-phase clock ,  Quadrature LC VCO

分類 (1件)： 発振回路  (NC05020Y)

タイトルに関連する用語 (3件)： SERDES ,  CMOS ,  位相同期ループ