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J-GLOBAL ID：201702234971909753   整理番号：17A1570526

高レベル合成実現を標的とした中粒再構成可能アーキテクチャ【Powered by NICT】

A medium-grained reconfigurable architecture targeting high-level synthesis implementation

著者 (2件)： Gorski Jason (Dept. of Electrical & Computer Engineering, Oakland University, Rochester, MI 48309) ,  Hanna Darrin (Dept. of Electrical & Computer Engineering, Oakland University, Rochester, MI 48309)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： MWSCAS  ページ： 349-352  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高レベル合成は自動的に既存のソフトウェアアルゴリズムをハードウェアに迅速かつ効率的に使用が増加している。典型的には,HLSにより生成された回路はフィールドプログラマブルゲートアレイ(FPGA)上に実装した。FPGAの細粒度アーキテクチャは,一般的な回路実装に適しているが,HLSにより生成したもののような大きなデータフロー回路のための過剰なルーティング資源利用をもたらす可能性がある。代替として,HLS生成回路を実現するための調整された中粒再構成可能アーキテクチャを提案した。提案したアーキテクチャは,初期試験中の標準FPGAと比較してクリティカルパス遅延の5.4倍低減を達成した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： FPGA ,  *計算機アーキテクチャ ,  経路選定 ,  ハードウェア ,  クリニカルパス
準シソーラス用語： 資源利用 ,  データフロー ,  回路実装 ,  細粒度 ,  *リコンフィギャラブルアーキテクチャ , 【Automatic Indexing@JST】

分類 (5件)： 半導体集積回路  (NC03162T) ,  パターン認識  (JE07000S) ,  ニューロコンピュータ  (JC06010Q) ,  専用演算制御装置  (JC04030Y) ,  脳・神経系モデル  (EL02050C)

タイトルに関連する用語 (3件)： 高レベル ,  標的 ,  再構成可能アーキテクチャ