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J-GLOBAL ID：201702235377847122   整理番号：17A0794574

スケーラブルなピクセル近傍レベル並列処理を用いた1000フレーム/s,ビジョンチップ【Powered by NICT】

A 1000 frames/s Vision Chip Using Scalable Pixel-Neighborhood-Level Parallel Processing

著者 (6件)： Schmitz Joseph A. (Department of Electrical and Computer Engineering, University of Nebraska-Lincoln, Lincoln, NE, USA) ,  Gharzai Mahir K. (Department of Electrical and Computer Engineering, University of Nebraska-Lincoln, Lincoln, NE, USA) ,  Balkir Sina (Department of Electrical and Computer Engineering, University of Nebraska-Lincoln, Lincoln, NE, USA) ,  Hoffman Michael W. (Department of Electrical and Computer Engineering, University of Nebraska-Lincoln, Lincoln, NE, USA) ,  White Daniel J. (Gellersen Center, Valparaiso University, Valparaiso, IN, USA) ,  Schemm Nathan (Texas Instruments Inc, Dallas, TX, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 52  号： 2  ページ： 556-568  発行年： 2017年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 画素近傍レベル並列処理に基づく新しいビジョンチップアーキテクチャを提案した。アーキテクチャでは,8ビットRISC処理コアは同じ焦点面上のディジタルピクセルセンサの8×8アレイに埋め込まれている。これら近傍プロセッサ(NP)は2-Dアレイのタイル最終撮像装置分解能を形成した。プログラム実行は,ピクセル近傍処理コアでの並行して行い,分解能の点で直接スケーラビリティを可能にし,処理速度やフレーム速度の低下はない。これを達成するために,小型,低複雑性NPアーキテクチャと共に汎用,8ビット命令セットを設計し,実装した。64×80分解能でNPの8×10アレイを含むプロトタイプビジョンチップは0.13μmの1P8M CMOS作製プロセスで設計し,作製した。システムは再プログラム可能であり,広い距離画像とビデオ処理のタスクを行うことができる。画素近傍レベル並列性の機能性,電圧・電流の変化物体追跡を含むを実証するために,単一チップ視覚システムに実装し,試験したいくつかの例アルゴリズム。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 計算機アーキテクチャ ,  撮像装置 ,  *画素 ,  電圧 ,  アルゴリズム ,  距離画像 ,  分解能 ,  *並列処理 ,  プログラム実行 ,  命令セット ,  演算プロセッサ
準シソーラス用語： 物体追跡 ,  低複雑性 ,  フレームレート ,  *ビジョンチップ , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： ピクセル ,  近傍 ,  並列処理 ,  ビジョンチップ