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J-GLOBAL ID：201702235519409451   整理番号：17A1484122

64ビットARMの効率モデル化と探査はエクサスケールのためのノードの計算【Powered by NICT】

Efficiency modeling and exploration of 64-bit ARM compute nodes for exascale

著者 (5件)： Wanza Weloli J. (Bull atos technologies, Les Clayes Sous Bois, France) ,  Bilavarn S. (LEAT, CNRS UMR7248, University of Nice Sophia Antipolis, France) ,  De Vries M. (Bull atos technologies, Les Clayes Sous Bois, France) ,  Derradji S. (Bull atos technologies, Les Clayes Sous Bois, France) ,  Belleudy C. (LEAT, CNRS UMR7248, University of Nice Sophia Antipolis, France)
資料名： Microprocessors and Microsystems  (Microprocessors and Microsystems)
巻： 53  ページ： 68-80  発行年： 2017年 
JST資料番号： H0781A  ISSN： 0141-9331  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 本稿は近未来のHPCシステムの処理効率を改善するための64ビットARMコアの使用を研究した。大きなメニーコアコンピューティングクラスタの設計空間探索のための効率的な方法論の利用可能なツール,モデル,プラットフォーム,及びそれらの組合せのセットを述べた。代表的なベンチマークを用いた実験結果は,多数のコアを持つスケーリングが微小構造レベルでの本質的な設計オプションを評価するための探索手法を可能にした。コヒーレントマルチSoCモデルと提案したSoCコヒーレント相互接続(SCI)に基づく大規模SoC設計を用いた代替としてSoC分配の妥当性を調べるためにこの方法を適用した。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： *モデル ,  コヒーレンス ,  *モデリング ,  ベンチマーク ,  相互接続 ,  微細構造
準シソーラス用語： システムオンチップ ,  設計空間探索 ,  処理効率 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： モデル化 ,  探査 ,  スケール ,  ノード ,  計算