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J-GLOBAL ID:201702236569169723   整理番号:17A0545314

STRAIGHTアーキテクチャにおけるループ内ロード命令の削減手法

著者 (4件):
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巻: 116  号: 511(DC2016 84-108)  ページ: 15-20  発行年: 2017年03月02日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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現在高性能CPU内の各コアで主流となっているアウト・オブ・オーダ・スーパスカラ・アーキテクチャは,柔軟な高速化が可能であるものの,1命令あたりに多くの処理を必要とし,電力効率の改善が望まれている。我々はこれまでの研究で,リネーム処理のいらない省電力アウト・オブ・オーダ実行を特徴とする“STRAIGHT”アーキテクチャを構想し,そのパイプライン構成とコンパイラの実現法を明らかにしてきた。STRAIGHTアーキテクチャは広大な論理レジスタ空間を持ち,この空間を利用して上書きのないコードを静的に生成することで,従来のレジスタ生存管理やマッピング管理を一切不要とする。さらに,広大な論理レジスタ空間とそのid付けは,より多くのメモリデータをレジスタへ同時に展開することを可能とすることが期待されている。本論文では,この特徴を利用してループ内のロード命令を削減する最適化を提案する。先行研究で開発したSTRAIGHTコンパイラに実装した結果,Livermore Loopsベンチマークのうち2つのプログラムに対して,ロード命令をそれぞれ31%,45%削減でき,また実行サイクル数も13%,14%減少させられた。(著者抄録)
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