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J-GLOBAL ID：201702236672455978   整理番号：17A1346416

エラートレラントアプリケーションのための0.65V,500MHz統合型動的および静的RAM【Powered by NICT】

A 0.65-V, 500-MHz Integrated Dynamic and Static RAM for Error Tolerant Applications

著者 (4件)： Kazimirsky Amit (Emerging Nanoscale Integrated Circuits and Systems Labs, Faculty of Engineering, Bar-Ilan University, Ramat Gan, Israel) ,  Teman Adam (Emerging Nanoscale Integrated Circuits and Systems Labs, Faculty of Engineering, Bar-Ilan University, Ramat Gan, Israel) ,  Edri Noa (Emerging Nanoscale Integrated Circuits and Systems Labs, Faculty of Engineering, Bar-Ilan University, Ramat Gan, Israel) ,  Fish Alexander (Emerging Nanoscale Integrated Circuits and Systems Labs, Faculty of Engineering, Bar-Ilan University, Ramat Gan, Israel)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 9  ページ： 2411-2418  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 計算精度は,エラー耐性応用におけるコストのトレードオフである電圧スケーリングによって提供された収穫逓減は,いわゆる「近似計算」に向けた最近のパラダイムシフトをもたらした。本論文では,単一アレイ内のロバストな静的メモリセルと誤りがちな動的細胞を統合することにより,提案した電力 性能 面積対データ完全性トレードオフを達成するための新しいアプローチ。さらに,得られた統合された動的および静的ランダムアクセスメモリ(iD SRAM)は,現在の条件と運転モードに従ってオンザフライ電力消費と正確さをトレードオフする能力を提供する。4kB iD SRAMアレイは,低電力の65nm CMOS技術で実現した,80%の出力軽減と標準的方法と比較して,20%の面積縮小を提供した,500MHzでのビデオ復号器に適用した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： CMOS ,  電力 ,  電力消費 ,  録画装置 ,  *SRAM ,  ロバスト性 ,  復号器 ,  RAM【メモリ】 ,  スタティックメモリ ,  運転モード
準シソーラス用語： 低電力化 ,  パラダイムシフト ,  近似計算 ,  電圧スケーリング ,  計算精度 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  論理回路  (NC05070B)

タイトルに関連する用語 (2件)： 統合 ,  静的RAM