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J-GLOBAL ID：201702237481091847   整理番号：17A0179797

スケーラブル階層的集約プロトコル(SHArP):効率的なデータ低減のためのハードウェアアーキテクチャ【Powered by NICT】

Scalable Hierarchical Aggregation Protocol (SHArP): A Hardware Architecture for Efficient Data Reduction

著者 (16件)： Graham Richard L. ,  Bureddy Devendar ,  Lui Pak ,  Rosenstock Hal ,  Shainer Gilad ,  Bloch Gil ,  Goldenerg Dror ,  Dubman Mike ,  Kotchubievsky Sasha ,  Koushnir Vladimir ,  Levi Lion ,  Margolin Alex ,  Ronen Tamir ,  Shpiner Alexander ,  Wertheim Oded ,  Zahavi Eitan
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： COMHPC  ページ： 1-10  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 増加した系の大きさと計算要求を達成するためにシステムの並列性を利用したに大きな信頼をシミュレーション挑戦に適合できるように革新的なシステムアーキテクチャを必要とする。コプロセッサの新しいネットワーククラス インテリジェントネットワークデバイス,データセンタネットワークを横断するデータを操作するに向けた一歩として,本論文では,ネットワークに集団演算処理をオフロードするために設計されたSHArP技術について述べた。MellanoxのSwitchIB II ASICに実装された,源の群からのデータを低減するために,その結果を分配するinnetwork木を使用することである。いくつかの部分的にオーバラップしたグループを伴う多重並列ジョブは,飛行中のいくつかの還元演算を行い,それぞれの支持された。得られた,128種の宿主に八バイトMPI_Allreduce()運転のための2.1倍の改善が大きい性能向上,6.01~2.83マイクロ秒からなった。パイプラインは4096バイトMPI_Allreduce()操作の潜時の3.24倍,46.93~14.48マイクロ秒から減少を向上させることができる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： コプロセッサ ,  *計算機アーキテクチャ ,  ネットワーク ,  多重化 ,  シミュレーション ,  演算 ,  *集中化 ,  バイト ,  システムアーキテクチャ ,  ASIC ,  *プロトコル
準シソーラス用語： マイクロ秒 ,  オーバラップ , 【Automatic Indexing@JST】

分類 (1件)： 計算機網  (JC03000K)

タイトルに関連する用語 (3件)： 集約 ,  プロトコル ,  ハードウェアアーキテクチャ