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J-GLOBAL ID：201702237851621886   整理番号：17A1346419

最新SRAMにおけるアレイ停止の影響【Powered by NICT】

Array Termination Impacts in Advanced SRAM

著者 (11件)： Mann Randy W. (GLOBALFOUNDRIES, Malta, NY, USA) ,  Puri Sandeep (GLOBALFOUNDRIES, Malta, NY, USA) ,  Xie Sheng (GLOBALFOUNDRIES, Malta, NY, USA) ,  Marienfeld Daniel (GLOBALFOUNDRIES, Dresden, Germany) ,  Versaggi Joseph (GLOBALFOUNDRIES, Malta, NY, USA) ,  Fu Bianzhu (GLOBALFOUNDRIES, Malta, NY, USA) ,  Gribelyuk Michael (GLOBALFOUNDRIES, Malta, NY, USA) ,  Thankalekshmi Ratheesh R. (GLOBALFOUNDRIES, Malta, NY, USA) ,  Zhang Xiaoqiang (GLOBALFOUNDRIES, Malta, NY, USA) ,  Zang Hui (GLOBALFOUNDRIES, Malta, NY, USA) ,  Weintraub Chad E. (GLOBALFOUNDRIES, Austin, TX, USA)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 9  ページ： 2449-2457  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： スタティックランダムアクセスメモリ(SRAM)アレイ終端設計の重要な目標は,アレイにおける活性端細胞のための均一環境を終了と同様に維持することである。アレイ終端設計における局所レイアウト効果(LLEs)は終止領域,アレイ中の望ましくない不均一をもたらすに近接してアクティブアレイSRAMデバイスに影響を与えることができる。アレイ終端設計に由来するSRAM読取性能とV_min失敗数に及ぼす,LLEsの影響を14nm FinFET技術を用いて調べた。大規模SRAM読取性能統計はアレイ終結と関連する高い読み出し電流と低電圧故障数を同定するために解析した。根本原因と調節因子を検討し,可能性のある解決策経路を検討した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電流 ,  *SRAM ,  故障
準シソーラス用語： 根本原因 ,  低電圧 ,  読出し ,  FinFET , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (2件)： SRAM ,  アレイ