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文献
J-GLOBAL ID:201702238329142373   整理番号:17A0400532

ナノスケールCMOS技術におけるレベルシフタの信頼性に対するBTI劣化の影響【Powered by NICT】

The impact of BTI aging on the reliability of level shifters in nano-scale CMOS technology
著者 (3件):
資料名:
巻: 67  ページ: 74-81  発行年: 2016年
JST資料番号: C0530A  ISSN: 0026-2714  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: イギリス (GBR)  言語: 英語 (EN)
抄録/ポイント:
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オンチップレベルシフタは,いろいろな電圧レベルで動作する集積回路(IC)の部品の間の界面である。この理由のため,多電源システムオンチップ(SoC)に不可欠な要素である。本論文では,遅延に及ぼすバイアス温度不安定性(BTI)加齢の影響とレベルシフタの電力消費の包括的解析を提示した。標準高にLow/Lowへのレベルシフタのみならず,いくつかの最近提案されたレベルシフタ設計,32nm CMOS技術を用いて実装を評価した。SPICEシミュレーションにより,BTI加齢による遅延劣化は各レベルシフタ設計のための変化することを示す:それは平均83.3%であり,標準low-to-highとNDLSsレベルシフタ,標準CMOS論理セルのBTI誘起遅延劣化よりも10倍高い手術の5時間後に200%を超えた。同様に,検討した設計は,しかし,標準レベルシフタの180%に達し,NDLSs設計のための163%以上であることを手術の5年後に平均38.2%の付加的な電力消費を被ることになることを示した。BTIにこれらの設計の高い感受性は,それらの差動信号構造,非常に低い供給電圧の組合せに起因した。さらに,電圧ステップダウン法を用いて最近提案されたレベルアップシフタ設計したBTI経年劣化に対してよりロバストであることを示した。著者らの知識の及ぶ限りでは,これはレベルシフタの遅延および電力消費に及ぼすBTIの影響に対処する最初の研究である。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】
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, 【Automatic Indexing@JST】
分類 (2件):
分類
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固体デバイス計測・試験・信頼性  ,  半導体集積回路 
タイトルに関連する用語 (5件):
タイトルに関連する用語
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