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J-GLOBAL ID：201702238556306329   整理番号：17A1035300

FPGAとSVMに基づく画像分割実行【Powered by NICT】

Image segmentation implementation based on FPGA and SVM

著者 (3件)： Liu Han (School of Automation and Information Engineering, Xi’an University of Technology, China) ,  Zhao Yue (School of Automation and Information Engineering, Xi’an University of Technology, China) ,  Xie Guo (School of Automation and Information Engineering, Xi’an University of Technology, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCAR  ページ： 405-409  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文ではFPGAとSVMに基づく画像セグメンテーションのためのハードウェア実現アーキテクチャを提案した。既存のハードウェア並列計算法と比較して,提案したアーキテクチャは,最小二乗サポートベクトルマシン(LS SVM)の利点と再帰ニューラルネットワークの並列による連続コンピューティングと並列伝送の研究モードを確立することができた。試料の量の増加に伴い,ハードウェア資源の消費は明らかではなく,計算速度はまだ高レベルであった。本論文では,LS-SVMアルゴリズムの理論的シミュレーションを実現し,最後にハードウエア記述言語VerilogH DLを用いたFPGAハードウェアに関する理論的アルゴリズムを実装した。実験結果は,FPGAとSVMに基づく画像セグメンテーションアルゴリズムの提案したハードウェアアーキテクチャは,画像セグメンテーションにおける実用的で有効であることを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： シミュレーション ,  計算機アーキテクチャ ,  *FPGA ,  ハードウェア記述言語 ,  並列演算 ,  計算機処理速度 ,  アルゴリズム ,  ハードウェア ,  ニューラルネットワーク
準シソーラス用語： 並列伝送 ,  *画像セグメンテーション , 【Automatic Indexing@JST】

分類 (1件)： パターン認識  (JE07000S)

タイトルに関連する用語 (3件)： FPGA ,  SVM ,  画像分割