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J-GLOBAL ID：201702238629631231   整理番号：17A1649092

メモリスタと事例研究を用いたプログラマブル遅延素子遅延ロックループ【Powered by NICT】

Programmable delay element using memristor and case study in delay lock loop

著者 (5件)： Mokhtar Siti Musliha Ajmal (Fac of Electrical Eng, UiTM Pasir Gudang, Johor, Malaysia) ,  Abdullah Wan Fazlida Hanim (Fac of Electrical Eng, UiTM Shah Alam, Selangor, Malaysia) ,  Kadiran Kamaru Adzha (Fac of Electrical Eng, UiTM Pasir Gudang, Johor, Malaysia) ,  Rifin Rozi (Fac of Electrical Eng, UiTM Pasir Gudang, Johor, Malaysia) ,  Omar Mastura (Fac of Electrical Eng, UiTM Pasir Gudang, Johor, Malaysia)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICSGRC  ページ： 17-21  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： これまで,アナログ回路のメモリスタの適用で報告された,アナログメモリスタスイッチング(MRS)であるディジタルメモリスタスイッチングよりも興味をそそる実際の事実にもかかわらずは極めて少ない研究。本研究では,アナログ回路でのメムリスタの適用可能性を検討した。メモリスタ抵抗書込み回路,読出回路と遅延要素からなるプログラマブル遅延素子(PDE)を紹介した。提案PDEの運転は,抵抗によって変わることをメモリスタからの電流の読み方メモリスタ抵抗と読出し回路をプログラムするための書込み回路で始まった。電圧供給がオフのときにサンプル/ホールド回路はメモリスタ電流を保持していることを実際のメモリスタの不揮発性特性として作用した。メモリスタ電流,遅延を調節する遅延素子に供給される。メモリスタ抵抗が小さければ,電流は小さな遅延と他の大きなと得られた。メモリスタは,PDEの遅延をプログラムできるかである。達成された最大と最小メモリスタ電流は167MHz入力クロックの1.31msから1.68msへ遅延範囲をもたらすことを265μΑと197μΑである。,遅延同期ループ回路(DLL)において提案されたPDE応用の事例研究は,より複雑な系におけるPDE機能性を証明するために検討した。入力周波数5MHzに対して,提案したPDEを用いた従来のDLLとDLLは入力と出力クロックを同期することに成功した。従来のDLLの動作周波数範囲は5~7であった(MHz),PDEを用いたDLLは3~5(MHz)である。これはPDEを用いたCMOS DLLとDLLの匹敵する結果を示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： アナログ回路 ,  周波数 ,  電流 ,  CMOS ,  *遅れ要素 ,  サンプル・ホールド回路 ,  非揮発性 ,  *事例研究 ,  クロック
準シソーラス用語： 動作周波数 ,  機能性 ,  電圧印加 ,  読出回路 ,  DLL【通信】 ,  *メモリスタ , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (4件)： メモリスタ ,  研究 ,  遅延素子 ,  遅延ロックループ