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J-GLOBAL ID：201702239353570999   整理番号：17A1036302

DRAM I/O応用のための高k/金属ゲート信頼性を強化するためのゲートスタック工学【Powered by NICT】

Gate stack engineering to enhance high-κ/metal gate reliability for DRAM I/O applications

著者 (11件)： O’Sullivan B.J. (IMEC, Leuven, Belgium) ,  Ritzenthaler R. (IMEC, Leuven, Belgium) ,  Simoen E. (IMEC, Leuven, Belgium) ,  Dentoni Litta E. (IMEC, Leuven, Belgium) ,  Schram T. (IMEC, Leuven, Belgium) ,  Chasin A. (IMEC, Leuven, Belgium) ,  Linten D. (IMEC, Leuven, Belgium) ,  Horiguchi N. (IMEC, Leuven, Belgium) ,  Machkaoutsan V (Micron Technology Belgium, Leuven, Belgium) ,  Fazan P (Micron Technology Belgium, Leuven, Belgium) ,  Ji Y (SK Hynix, 2091 Gyeongchung-daero, Bubal-eub, Icheon-si, Gyeonggi-do, Korea)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IRPS  ページ： DG-8.1-DG-8.5  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： DRAM技術の連続スケーリングは,チップの周辺領域からの電力散逸の限界を求めている,トランジスタ酸化膜厚とゲート長をダウンスケーリングした。更なる縮小を可能にする一つの経路,過剰な漏れ電流を回避するが,周辺部と高電圧DRAM I/Oデバイスへの高k金属ゲート(HKMG)スタックの統合である。周辺領域はpMOS I/Oデバイス大きく劣化における負バイアス温度不安定性(NBTI)のゲート最初の流れ,重要な信頼性課題を導入する,に有利であった。TaN電極の高K層やアプリケーション中のフッ素の取込によるNBTIロバスト性の劇的な改善を示し,合理的に説明できる。はこれらのプロセス配列はhigh-k/メタルゲート試料の場合に存在するバルクと界面欠陥の減少を可能にし,それにより電流シリコン/SiO2主力に匹敵する性能を示すことを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 漏れ電流 ,  ロバスト性 ,  膜厚 ,  *DRAM ,  *信頼性 ,  応用プログラム ,  トランジスタ ,  電流 ,  フッ素
準シソーラス用語： 界面欠陥 ,  NBTI ,  ダウンスケーリング ,  ゲート長 ,  *ゲートスタック ,  *メタルゲート , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  トランジスタ  (NC03070N)

タイトルに関連する用語 (6件)： DRAM ,  応用 ,  金属ゲート ,  強化 ,  ゲートスタック ,  工学