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J-GLOBAL ID：201702240206181087   整理番号：17A1254813

高性能ハードウェアマージソータ【Powered by NICT】

High-Performance Hardware Merge Sorter

著者 (3件)： Mashimo Susumu ,  Chu Thiem Van ,  Kise Kenji
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： FCCM  ページ： 1-8  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最新研究はFPGAベースハードウェアマージソータ(HMS)は,CPUおよびGPU上での最適化アルゴリズムと比較して優れた性能を達成できることを示した。HMSの性能はその動作周波数(F)と各サイクルを出力できることを記録の数(E)に比例する。しかし,すべての既存のHMSはFはゲートのレベルの数の増加によるEの増加と共に著しく低下するという問題を持っている。本論文では,Eが増加すると,ゲートのレベルの数が一定であるHMSのための新しいアーキテクチャを提案した。Virtex7FPGA上の提案アーキテクチャを採用したいくつかのHMSを実装した。評価は32のHMSは311MHzで動作し,最新のHMSよりも3.13倍高いスループットを達成することを示した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 計算機アーキテクチャ ,  *FPGA ,  スループット
準シソーラス用語： 動作周波数 ,  最適アルゴリズム , 【Automatic Indexing@JST】

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (1件)： 高性能