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J-GLOBAL ID：201702240411190143   整理番号：17A1273536

キャッシュコヒーレンスからのデカップリング変換ルックアサイド(lookaside)バッファコヒーレンス【Powered by NICT】

Decoupling Translation Lookaside Buffer Coherence from Cache Coherence

著者 (3件)： Liu Hao ,  Meunier Quentin L. ,  Greiner Alain
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISVLSI  ページ： 92-97  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 多くのマルチコアとメニーコアアーキテクチャは,ハードウェアキャッシュコヒーレンスを支持した。しかし,それらの大部分は,TLBシュートダウンルーチン,変換ルックアサイドバッファ(TLB)コヒーレンス費用のかかる操作であり,ほとんどスケーラブルであることが知られているを維持するためにソフトウェア技術に依存している。TSARアーキテクチャは,ハードウェアTLBコヒーレンスを含むメニーコアアーキテクチャが,TLBコヒーレンス機構を強くキャッシュコヒーレンスプロトコルに結合し,無駄なTLB無効化をもたらす。アドレス変換を含むキャッシュラインのためのメタデータからのデータ分離を可能にするハードウェアモジュールを追加することによってこの既存のTLBコヒーレンス方式の改善を提案した。翻訳を含む線はL1キャッシュから除去した場合は,TLBエントリを無効にする必要性を除くことを可能にした。筆者らの解はキャッシュコヒーレンスプロトコルを変化させない,L1キャッシュにおけるクリティカルパスを増加させず,もほとんどメモリ節約をもたらした。性能結果から,提案した解は,TLBスキャン操作の90%から95%まで,およびTLBフラッシュの50%から80%まで除去できることを示した。これは16コアアーキテクチャ上での実行時間の5%~20%の全体的な性能改善をもたらした。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *キャッシュメモリ ,  *コヒーレンス ,  ハードウェア ,  *デカップリング ,  クリニカルパス ,  記憶装置 ,  メタデータ ,  走査 ,  計算機アーキテクチャ
準シソーラス用語： 実行時間 ,  アドレス変換 ,  メニーコアアーキテクチャ ,  マルチコアプロセッサ , 【Automatic Indexing@JST】

分類 (1件)： 記憶方式  (JC02040V)

タイトルに関連する用語 (4件)： キャッシュコヒーレンス ,  デカップリング ,  バッファ ,  コヒーレンス