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J-GLOBAL ID：201702241209478466   整理番号：17A1400499

LDAに基づく推論のためのFPGAアクセラレータのアーキテクチャ【Powered by NICT】

Architecture of an FPGA accelerator for LDA-based inference

著者 (4件)： Ono Taisuke (Graduate School of Information Sciences, Tohoku University, 6-3-09, Aramaki-Aza-Aoba, Aoba, Sendai, Miyagi 980-8579, Japan) ,  Waidyasooriya Hasitha Muthumala (Graduate School of Information Sciences, Tohoku University, 6-3-09, Aramaki-Aza-Aoba, Aoba, Sendai, Miyagi 980-8579, Japan) ,  Hariyama Masanori (Graduate School of Information Sciences, Tohoku University, 6-3-09, Aramaki-Aza-Aoba, Aoba, Sendai, Miyagi 980-8579, Japan) ,  Ishigaki Tsukasa (Graduate School of Economics and Management, Tohoku University, 27-1, Kawauchi, Aoba, Sendai, Miyagi 980-8576, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： SNPD  ページ： 357-362  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 潜在的ディリクレ配分(LDA)に基づくトピック推論は,データ分類法,非常に大きなデータセットのための効率的に使用されていることである。しかし,処理時間は,トピック推定するために用いられるMarkov連鎖モンテカルロ法の連続計算挙動に起因して非常に大きい。並列処理を用いたLDAを加速するためにパイプライン化ハードウェアアーキテクチャとメモリ割当方式を提案した。提案したアーキテクチャは,FPGA(フィールドプログラマブルゲートアレイ)と呼ばれる再構成可能なハードウェア上に実装された,OpenCL設計環境を使用することである。実験結果によれば,2.38倍の最大スピードアップを達成し,従来のCPU実装に比べて同じ品質を維持した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *計算機アーキテクチャ ,  品質 ,  ハードウェア ,  並列処理 ,  *FPGA ,  記憶割当 ,  高速化 ,  加工時間
準シソーラス用語： OpenCL ,  再構成可能性 ,  MCMC ,  データ分類 ,  潜在的ディリクレ配分 ,  *アクセラレータ , 【Automatic Indexing@JST】

分類 (2件)： パターン認識  (JE07000S) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (5件)： LDA ,  推論 ,  FPGA ,  アクセラレータ ,  アーキテクチャ