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J-GLOBAL ID：201702241318594839   整理番号：17A1554486

組込みビジョン応用における畳込みニューラルネットワークのための資源が限られたハードウェアアクセラレータ【Powered by NICT】

A Resource-Limited Hardware Accelerator for Convolutional Neural Networks in Embedded Vision Applications

著者 (4件)： Moini Shayan (School of Electrical and Computer Engineering, College of Engineering, University of Tehran, Tehran, Iran) ,  Alizadeh Bijan (School of Electrical and Computer Engineering, College of Engineering, University of Tehran, Tehran, Iran) ,  Emad Mohammad (School of Electrical and Computer Engineering, College of Engineering, University of Tehran, Tehran, Iran) ,  Ebrahimpour Reza (Department of Computer Engineering, Shahid Rajaee Teacher Training University, Tehran, Iran)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 64  号： 10  ページ： 1217-1221  発行年： 2017年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本短報で,著者らは,埋込み型ビジョンシステムにおいて実行された畳込みニューラルネットワーク(CNN)におけるコンボリューション段階を加速するためのアーキテクチャを提案した。アーキテクチャの目的は,実時間埋込み型アプリケーションにより要求される計算上非常に複雑な畳込み演算の必要帯域幅,資源利用,および電力消費を低減するためにセルラニューラルネットワークにおける固有の並列性を利用することである。また,Xilinx Zynq-7000システムオンチップを特徴とするZC706評価ボード上の固定小数点演算を用いた提案したアーキテクチャを実装し,高いクロック速度を埋め込んだARMプロセッサは柔軟性と速度を増大させるための主要なコントローラとして使用される。提案したアーキテクチャは,150MHzの周波数,第二当たり19.2ギガ多重蓄積操作をもたらす下電力10W以下を消費した。これは,わずかに391 DSP48モジュール,最先端のアーキテクチャと比較して有意な利用改善を示すを用いて行った。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 固定小数点演算 ,  演算 ,  制御装置 ,  セルラニューラルネットワーク ,  計算機アーキテクチャ ,  クロック ,  帯域幅 ,  *畳込み ,  応用プログラム ,  演算プロセッサ ,  *ニューラルネットワーク ,  柔軟性 ,  電力消費
準シソーラス用語： 評価ボード ,  システムオンチップ , 【Automatic Indexing@JST】

分類 (2件)： 集積回路一般  (NC03161C) ,  信号理論  (ND02020G)

タイトルに関連する用語 (6件)： 組込み ,  ビジョン ,  応用 ,  畳込みニューラルネットワーク ,  資源 ,  ハードウェアアクセラレータ