文献

J-GLOBAL ID：201702241381890131   整理番号：17A1942849

NIDSのPCREのパターンマッチングのFPGA実装とその高速化・省メモリ化

FPGA Implementation of Pattern Matching of PCRE for NIDS and its Acceleration and Memory Saving

著者 (3件)： 福田真啓 (北陸先端科学技術大学院大) ,  福田真啓 (石川工高専) ,  井口寧 (北陸先端科学技術大学院大 情報社会基盤研究セ)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 279(RECONF2017 37-49)  ページ： 1-6  発行年： 2017年10月30日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本稿では,ネットワーク型侵入検知システム(NIDS)に使われるSnortルールのうち,Perl正規表現(PCRE)のパターンマッチング回路を自動生成するツールの開発について述べる。生成する回路は多数の状態遷移要素(STE)などから成り,1つの状態遷移が1つのSTEに対応する。提案手法であるSingle-STEは,文字クラスを認識する組み合わせ回路を使うことにより,従来のFull-STEの機能を損ねることなくメモリリソースを排除する。後方参照など多くの機能には未対応であるが,複数の入力シンボルを同時に処理することも理論上可能である。Snort2.9.9.0のルールを適用したところ,従来手法に比べBRAMの使用を排除することに成功し,高並列化のボトルネックを解消できた。また,クロックの余裕も0.242nsの悪化で済んだので,今後も並列化が可能であることが見込まれる。(著者抄録)

シソーラス用語： 検出 ,  正規表現 ,  オブジェクト指向言語 ,  *パターンマッチング ,  *FPGA ,  実装 ,  高速化 ,  ゲートアレイ ,  最適化 ,  並列化 ,  *回路設計 ,  自動設計 ,  文字認識
準シソーラス用語： ネットワーク侵入検知 ,  Perl ,  FPGA実装 ,  メモリ最適化

分類 (2件)： パターン認識  (JE07000S) ,  ディジタル計算機ハードウェア一般  (JC04010C)

引用文献 (4件)：

• B. Cronin, and X. Wang, “Hardware acceleration of regular expression repetitions in deep packet inspection,” The Institution of Engineering and Technology Information Security, vol.7, iss.4, pp.327-335, Dec. 2013.
• P. Dlugosch, D. Brown, P. Glendenning, M. Leventhal, and H. Noyes, “An efficient and scalable semiconductor architecture for parallel automata processing,” IEEE Trans. on Parallel and Distributed Systems, vol.25, iss.12, pp.3088-3098, Dec. 2014.
• I. Roy, A. Srivastava, M. Nourian, M. Becchi, and S. Aluru, “High Performance Pattern Matching using the Automata Processor,” IEEE Parallel and Distributed Processing Symposium, pp.1123-1132, July 2016.
• Snort, http://www.snort.org, 参照 Aug.16th,2017.

タイトルに関連する用語 (3件)： パターンマッチング ,  FPGA実装 ,  高速化