抄録/ポイント:
抄録/ポイント
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現在1チップ上に集積化を向上させる高と共に,広い範囲の関数に適用し,主にスタティックランダムアクセスメモリ(SRAM),メモリの使用は不可避である。しかし,記憶断層は高収率を達成する目的のために大きく関与している。その結果,メモリ内蔵自己テスト(MBIST)は,どの試験系においても必須の明らかになってきた。MBISTに関して,面積,周波数並びに種々の試験アルゴリズムに関連する基準の増加はなっているが,現在のアプローチは複雑なアルゴリズムは誤差被覆シリコンの要求と能力の両方を適合させたない。本研究では,異なる配置を持つSRAM型MBISTの効果的なアーキテクチャは,最も一般的なアルゴリズムによって支持されたすなわちMARCH C及びTLAPNPSFメモリ故障を検出する高い能力を保証するのみならず提案されているが,厳密なシリコン基準を満たした。,特定用途向け集積回路(ASIC)設計フローによる130nm技術に必要な実験に基づく優れた性能を達成する現在の設計に強い競合を確認した。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】