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J-GLOBAL ID：201702241777821091   整理番号：17A1729837

低電力で面積効率のよいDAC補償基準を持つ10b,20MS/s SARA DC【Powered by NICT】

A 10b 20MS/s SAR ADC with a low-power and area-efficient DAC-compensated reference

著者 (3件)： Liu Maoqiang (Mixed-Signal Microelectronics, Eindhoven University of Technology, Eindhoven, The Netherlands) ,  van Roermund Arthur (Mixed-Signal Microelectronics, Eindhoven University of Technology, Eindhoven, The Netherlands) ,  Harpe Pieter (Mixed-Signal Microelectronics, Eindhoven University of Technology, Eindhoven, The Netherlands)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ESSCIRC  ページ： 231-234  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 電荷再分布SAR(逐次近似レジスタ)ADCのための参照運転者は,有意な面積と電力を必要とする。本研究では,電荷再分布SAR(逐次近似レジスタ)ADCのための低電力と面積効率の良い受動基準電圧駆動方式を提案した。オンチップデカップリングキャパシタは追跡相中の基準電圧に予備チャージおよび変換の間の受動的DACを駆動するために利用されている。変換時の参照電圧降下は受動的電荷共有による非2進DACスイッチング段階を引き起こした。これは臨界スイッチング段階の電荷消費を計算し,補償DACを補償することにより補正した。3b補償を用いたこの方法は,65nm CMOSで作製した10b,20MS/s SARA DCで利用されている。近Nyquist入力音により,補償は,非補償A DCに比べて11.6dBまで2.7dBおよびSFDRによるSNDRを改善し,55.4dB SNDRと68.2dB SFDRを達成した。FoMは基準電圧ドライバを含む15.7fJ/conv-ステップである。さらに,補償のおかげで,デカップリングコンデンサは,チップ面積を節約するために低減することができる。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 逐次近似 ,  スイッチング ,  *電力 ,  電荷 ,  充電 ,  レジスタ
準シソーラス用語： チップ面積 ,  デカップリングキャパシタ ,  SNDR ,  SFDR ,  電荷共有 ,  基準電圧 ,  電荷再分布 ,  *面積効率 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  雑音一般  (ND04010J)

タイトルに関連する用語 (5件)： 低電力 ,  面積効率 ,  DAC ,  SARA ,  DC