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J-GLOBAL ID：201702242055136705   整理番号：17A1641312

効率的なサブレンジ時間インタリーブ動作のための併合サンプル・ホールドとDAC関数を用いた低電力高速ハイブリッドAD変換器【Powered by NICT】

A Low-Power High-Speed Hybrid ADC With Merged Sample-and-Hold and DAC Functions for Efficient Subranging Time-Interleaved Operation

著者 (4件)： Zahrai Seyed Alireza (Northeastern University, Boston, MA, USA) ,  Zlochisti Marina (Northeastern University, Boston, MA, USA) ,  Le Dortz Nicolas (Analog Devices, Cambridge, MA, USA) ,  Onabajo Marvin (Northeastern University, Boston, MA, USA)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 25  号： 11  ページ： 3193-3206  発行年： 2017年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高速低電力応用のための8ビット1GS/sハイブリッドアナログ-ディジタル変換器(ADC)を紹介した。第二段階として第1段階と5ビット四チャネル時間インタリーブコンパレータベース非同期二分探索(CABS)A DCとして3ビットフラッシュA DCを用いた直並列アーキテクチャを持つ。各チャネルでは,併合サンプル・ホールドと容量ディジタル-アナログ変換器(SHDAC)は直並列操作の場合の試料採取及び留数生成を行う。SHDAC直線性に及ぼす寄生容量の影響を解析し,設計手法はSHDACにおけるサンプリング容量を低減できるので,寄生効果の下での電力効率の良い高速動作を可能にするために導入した直線性補正法。さらに,サンプリングネットワーク構成は,ブートストラップスイッチのクロックフィードスルーを軽減するための誤差低減法を組み込んだ。フラッシュA DCのコンパレータのオフセットは,余分なサンプリングチャネルによるビルトイン参照信号を用いて校正した。130nm CMOSによる1GS/sでポスト・レイアウト・シミュレーションによれば,1.2V電源から13.3mWを消費しながらA DCはNyquist周波数まで7.37ビットよりも高いビットの有効数を持っている。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： チャネル ,  電力効率 ,  *変換器 ,  コンパレータ ,  漂遊容量 ,  *AD変換器 ,  シミュレーション ,  線形性 ,  *高速度 ,  周波数 ,  DA変換器 ,  ディジタル方式 ,  基準信号
準シソーラス用語： *低電力化 ,  *時間インターリーブ , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (9件)： サブ ,  レンジ ,  インタリーブ ,  併合 ,  サンプル ,  DAC ,  関数 ,  低電力 ,  AD変換器