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J-GLOBAL ID：201702242427282316   整理番号：17A0943177

古典的6T対標準セルベース実現を考慮したしきい値動作のためのReアドレッシングSRAM設計と測定【Powered by NICT】

Re-addressing SRAM design and measurement for sub-threshold operation in view of classic 6T vs. standard cell based implementations

著者 (5件)： Xin Fan (Holst-Center / IMEC-nl, Eindhoven, The Netherlands) ,  Stuijt Jan (Holst-Center / IMEC-nl, Eindhoven, The Netherlands) ,  Rui Wang (Holst-Center / IMEC-nl, Eindhoven, The Netherlands) ,  Bo Liu (Holst-Center / IMEC-nl, Eindhoven, The Netherlands) ,  Gemmeke Tobias (Holst-Center / IMEC-nl, Eindhoven, The Netherlands)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ISQED  ページ： 65-70  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： サブ閾値動作のための標準セルベースSRAM設計を再検討した。SRAMビットセルを実現するためにフリップフロップやラッチゲートを用いるよりもむしろ,OAI(あるいはまた転化)とAOI(またまたは転化)ゲート,組合せ論理を用いて構成される回路構成を提示した。kb40nm SRAMチップの測定は,OAI/AOIベースSRAMを410mVの最小アクセス電圧で動作し,ビット当たりアクセス当たり30fJの最小読取りエネルギーを得るを示した。 330mVのデータ保持電圧では,ビットあたり1.6pWの漏れ電力を特徴としている。提案されたSRAMと古典的な6T細胞設計を例として,SRAMの性能指数の主要の収量とバイアスの間の関係は,シリコン測定結果に基づいて明らかにした。これはしきい値以下で動作するSRAMの評価に関する統計的見方を動機づけた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電圧 ,  *標準電池 ,  性能指数 ,  双安定回路 ,  番地付 ,  バイアス ,  *SRAM
準シソーラス用語： 漏れ電力 ,  データリテンション ,  回路構成 ,  サブ閾値 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 標準セル ,  しきい値 ,  Re ,  アドレッシング ,  SRAM ,  設計